• 대한전자공학회논문지TC
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• 제45권7호
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• pp.1-8
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• 2008

Low Density Parity Check codes(LDPC)는 최근 우수한 성능으로 통신 분야에서 채널 코딩의 중요한 블록으로 주목받고 있다. 그리하여 Wibro를 포함한 여러 표준에서 LDPC 부호를 채널 코딩으로 채택하고 있다. 이러한 LDPC 부호의 Encoder를 구현하는데 있어서의 약점은 기존의 이진 Matrix Vector Multiplier가 throughput의 감소의 원인이 되는 clock cycle이 많다는 것이다. 본 논문은 표준에서 사용되는 H 행렬이 Circulant Permutation Matrix(CPM)로 정의되어 있다는 점을 이용하여 인코더의 구현에 있어서 기존의 Matrix Vector Multiplier 대신에 cyclic shift register와 exclusive-OR을 사용하는 설계구조를 제안한다. 또한, 제안한 구조를 이용하여 WiBro에 포함되는 다양한 부호율에 적용가능한 인코더를 설계하였다. 제안된 WiBro LDPC의 인코더는 기존보다 적은 clock cycle을 가지므로 높은 throughput에 도달한다.

• 한국통신학회논문지
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• 제31권2C호
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• pp.123-129
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• 2006

랜덤하게 생성된 LDPC 부호의 경우 부호화기의 복잡도가 크기 때문에 효과적인 부호화를 위하여 구조적인 설계를 필요로 한다. 본 논문에서는 효율적인 부호화기를 위해 기존에 제안된 eIRA 부호에 순환 행렬의 구조를 적용한 부호화기 구조를 제안하였다. 제안된 순환 행렬 구조는 쉬프트 레지스터를 사용하여 부호화기를 구성할 수 있으며, 순환 행렬의 사용으로 인한 성능 저하를 방지하기 위해 치환 행렬 구조에 해당하는 인터리버를 사용하였다. 제안된 부호는 LDPC 부호화기의 복잡도는 낮추면서도 기존의 부호화기의 성능과 유사한 성능을 보인다.

• 한국통신학회논문지
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• 제35권11C호
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• pp.901-906
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• 2010

겔러거와 맥케이에 의해 처음 소개된 LDPC(Low density parity check)부호는 성능의 우수함 및 간단한 복호과정으로 많은 관심을 받아 왔으며, 특히 DVB-Satellite 2, DVB-Cable 2, DVB-Terrestrial 2 등의 차세대 방송시스템에서 널리 사용되고 있다. LDPC 부호의 성능은 충분히 긴 길이의 부호어와 iterative decoder를 사용함으로서 샤논의 한계에 거의 근접하는 성능을 보여준다. 그러나, LDPC 부호는 현재 이동통신에서 널리 사용되고 있는 Turbo 부호와 비교해서 복잡한 부호화 과정이 단점으로 지적되고 있다. 본 논문에서는 IRA 부호기를 사용하여 DVB-S2 LDPC 부호기의 성능을 향상 시킬 수 있는 방안을 제안한다.

• 스마트미디어저널
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• 제2권2호
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• pp.39-43
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• 2013

본 논문은 오류정정부호의 하나인 LDPC 패리티검사 행렬을 생성 하는 방법에 관한 논문으로 또 다른 오류정정부호의 하나인 길쌈부호를 이용하여 LDPC 패리티검사 행렬을 생성하면 터보부호처럼 LDPC 부호에서도 다양한 부호율을 쉽게 얻을 수 있다는 장점을 가진다. 또한 복호기에서 LDPC에서의 복호방식 뿐 아니라 길쌈부호의 복호방식인 비터비알고리즘도 적용할 수 있는 장점을 가진다. 또한 보통의 오류정정부호의 경우 프레임크기가 커야 오류정정성능이 안정적으로 나오는데, 새로 제시하는 방식을 통해 프레임크기가 작은 부호의 경우에도 성능열화를 어느 정도 막을 수 있다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.61-69
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• 2009

본 논문은 저 복잡도와 높은 throughput을 지원하는 LDPC 부호화기의 구조에 대하여 제안한다. LDPC 부호화기가 갖는 높은 복잡도 문제를 해결하기 위하여 기존의 복잡도가 높은 행렬 곱셈 연산기 대신에 간소화된 행렬 곱셈 연산기가 제안되었다. 또한 높은 throughput을 지원하기 위하여 행렬 곱셈 연산시 행 방향 연산 및 부분 병렬처리 연산을 적용하였다. 제안된 부호화기 구조의 로직 게이트와 메모리 사용량은 기존의 5단 파이프라인 부호화기의 구조에 비하여 각각 37.4%와 56.7%씩 감소하였다. 또한 40MHz 클럭 주파수에 대해 기존의 부호화기에 비하여 3배 이상의 throughput인 최대 800Mbps의 throughput을 지원한다.

• 한국통신학회논문지
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• 제38C권2호
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• pp.196-201
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• 2013

본 논문은 LDPC 부호화 과정에서 기존의 부호화 방식은 패리티를 구하는 과정에서 이전의 패리티 값을 알아야 다음 패리티 값을 알 수 있으므로, 항상 패리티 개수만큼의 클럭이 필요하다. 따라서 본 논문에서는 기존의 직렬구조에서 360 개의 부분 병렬을 이용하여, 그리고 부호화 구조에서 메모리를 효율적으로 적용하여, 고속으로 부호화 알고리즘을 제안하였다. DVB-S2기반의 LDPC 부호화율 1/2 일 때, 기준 클럭 100MHz에서 최대 throughput이 10Gbps 가 가능함을 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.252-254
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• 2007

In this paper, we will introduce an encoding algorithm of LDPC Codes in Direct-Sequence UWB systems. We evaluate the performance of the coded systems in an AWGN channel. This new algorithm is based on the Jacket matrics. Mathematically let A = ($a_{kl}$) be a matnx, if $A^{-1}$ = $(a^{-1}_{kl})^r$,then the matrix A is a Jacket matrix. If the Jacket matrices if Low density, the inverse matrices is also Low density which is very important to the introduced encoding algorithm.

• 한국항공우주학회지
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• 제48권10호
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• pp.831-835
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• 2020

HLS는 C/C++ 언어로 기술된 소스 코드로부터 자동으로 HDL 코드를 생성하므로 타이밍이나 제어가 간단하고 하드웨어 구조를 쉽게 변경할 수 있어 FPGA 시스템 개발 기간을 단축할 수 있는 장점이 있다. 본 논문에서는 Xilinx사의 Vivado HLS를 이용하여 텔레메트리 표준 106-17 LDPC 부호기를 설계할 때 간단한 코드 수정으로 목적에 맞는 구조 변경의 용이함을 보이고 Spartan-7 xc7s100 디바이스를 타겟으로 합성하여 throughput과 하드웨어 복잡도 등의 결과를 비교하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.419-426
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• 2014

This paper proposes a high-throughput encoding process and encoder architecture for quasi-cyclic low-density parity-check codes in IEEE 802.11ac standard. In order to achieve the high throughput with low complexity, a partially parallel processing based encoding process and encoder architecture are proposed. Forward and backward accumulations are performed in one clock cycle to increase the encoding throughput. A low complexity cyclic shifter is also proposed to minimize the hardware overhead of combinational logic in the encoder architecture. In IEEE 802.11ac systems, the proposed encoder is rate compatible to support various code rates and codeword block lengths. The proposed encoder is implemented with 130-nm CMOS technology. For (1944, 1620) irregular code, 7.7 Gbps throughput is achieved at 100 MHz clock frequency. The gate count of the proposed encoder core is about 96 K.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(1)
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• pp.55-58
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• 2004

This this paper, we propose vertical Bell laboratories layered space time (V-BLAST) system based on variable rate Low-Density Parity Check (LDPC) codes to improve performance of receiver when QR decomposition interference suppression combined with interference cancellation is used over independent Rayleigh fading channel. The different rate LDPC codes can be made by puncturing some rows of a given parity check matrix. This allows to implement a single encoder and decoder for different rate LDPC codes. The performance can be improved by assigning stronger LDPC codes in lower layer than upper layer because the poor SNR of first detected data streams makes error propagation. Keeping the same overall code rates, the V-BLAST system with different rate LDPC codes has the better performance (in terms of Bit Error Rate) than with constant rate LDPC code in fast fading channel.