• 한국통신학회논문지
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• 제31권3A호
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• pp.207-213
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• 2006

본 논문은 반복 부분을 이용하여 단지 유효한 부호어만을 검색함으로서 RA 부호의 최소 거리를 구하기 위한 계산량을 줄인다. LDPC 부호도 RA 부호와 같이 반복 부분을 가지므로 제안된 알고리즘은 LDPC 부호의 최소거리 계산에도 적응된다. 최소 거리는 높은 신호대 잡음비에서 부호의 성능을 결정한다. 따라서 오류 마루를 추정하는 것을 가능하게 한다. 제안된 알고리즘은 부호 구조에 어떠한 제한도 두지 않고 최소 거리를 구할 수 있다. 실제적 의미가 있는 큰 길이의 인터리버를 가진 LDPC 부호와 RA 부호의 최소 거리가 본 논문에서 구해지며 이에 따른 오류 마루를 구하며 또한 이 오류 마루는 반복 복호의 성능과 비교된다.

• ETRI Journal
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• 제25권1호
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• pp.1-8
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• 2003

This paper introduces an efficient iterative decoding method for high-dimensional block turbo codes. To improve the decoding performance, we modified the soft decision Viterbi decoding algorithm, which is a trellis-based method. The iteration number can be significantly reduced in the soft output decoding process by applying multiple usage of extrinsic reliability information from all available axes and appropriately normalizing them. Our simulation results reveal that the proposed decoding process needs only about 30% of the iterations required to obtain the same performance with the conventional method at a bit error rate range of $10^{-5}\;to\;10^{-6}$.

• 한국통신학회논문지
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• 제33권6C호
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• pp.438-443
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• 2008

The efficient method to implement the Max-Log-MAP algorithm is proposed by modifying the conventional algorithm. It is called a parallel soft output Viterbi algorithm (SOVA) and the rigorous proof is given for the equivalence between the Max-Log-MAP algorithm and the parallel SOVA. The parallel SOVA is compared with the conventional algorithms and we show that it is an efficient algorithm implementing the modified SOVA in parallel.

• 한국통신학회논문지
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• 제39A권10호
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• pp.585-592
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• 2014

It is well known that serial belief propagation (BP) decoding for low-density parity-check (LDPC) codes achieves faster convergence without any increase of decoding complexity per iteration and bit error rate (BER) performance loss than standard parallel BP (PBP) decoding. Serial BP (SBP) decoding, such as horizontal SBP (H-SBP) decoding or vertical SBP (V-SBP) decoding, updates check nodes or variable nodes faster than standard PBP decoding within a single iteration. In this paper, we propose combined horizontal-vertical SBP (CHV-SBP) decoding. By the same reasoning, CHV-SBP decoding updates check nodes or variable nodes faster than SBP decoding within a serialized step in an iteration. CHV-SBP decoding achieves faster convergence than H-SBP or V-SBP decoding. We compare these decoding schemes in details. We also show in simulations that the convergence rate, in iterations, for CHV-SBP decoding is about $\frac{1}{6}$ of that for standard PBP decoding, while the convergence rate for SBP decoding is about $\frac{1}{2}$ of that for standard PBP decoding. In simulations, we use recently proposed generalized LDPC (GLDPC) codes with binary cyclic codes (BCC).

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.759-762
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• 1999

In this paper, we introduce the concept of a HAPS(High Altitude Platform Station) system which is expected to be a next generation communication system and suggest several error correcting codes to provide high quality services. Since a HAPS system encounters serious signal attenuation due to rain and scattering in the air, concatenated codes which have a high coding gain is considered to be a proper error correcting method. In this paper, we provide performance analyses result of two candidate coding schemes for a HAPS. The first one is a conventional concatenated coding scheme, and the second one is a iterative decoding method known as Turbo Codes.

• Journal of Advanced Marine Engineering and Technology
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• 제33권5호
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• pp.738-745
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• 2009

Underwater acoustic communication has multipath error because of reflection by sea-level and sea-bottom. The multipath of underwater channel causes receive signal to make error floor. In this paper, we propose the underwater communication system using various channel coding schemes such as RS coding, convolutional code, turbo code and concatenated code for overcoming the multipath effect in underwater channel. As shown in simulation results, characteristic of multipath error is similar to that of random error. So interleaver has not effect on error correcting. For correcting of error floor by multipath, it is necessary to use strong channel codes like turbo code. Turbo code is one of the iterative codes. And the performance of concatenated codes including RS code has better performance than using singular channel codes.

• 한국통신학회논문지
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• 제30권1C호
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• pp.1-8
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• 2005

본 논문에서는 이중 대각 부행렬에 근거한 결정적 LDPC 부호의 일종인 반집합 대수 LDPC 행렬이라는 새로운 LDPC 부호의 구성을 제시한다. 이러한 구성 방법에 의해 일종의 high rate LDPC 부호를 얻게 되며, 이 부류의 부호들은 큰 girth와 양호한 최소거리 특성을 갖는다. 또한, 순환 시프트 레지스터를 이용한 단순한 병렬 어레이 구조로 구현할 수 있으며, 반복 복호에 의해 용이하게 처리될 수 있다.

• 한국통신학회논문지
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• 제35권2C호
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• pp.139-147
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• 2010

본 논문에서는 deep-space 광통신을 위한 터보 부호화 변조 기법을 설계한다. 설계한 기법의 송신 단에서는 터보 부호기와 누적기, 펄스 위치 변조기(PPM)를 연접한 구조를 사용하고, 수신 단에서는 터보 부호 자체의 복호를 위한 반복 복호와 연접 부호 간의 반복 복호를 동시에 사용하는 복호 기법을 제시한다. 광통신 채널로는 이상적인 광자 직접 검파기를 사용하는 경우를 가정하여 Poisson 채널을 사용한다. 컴퓨터 모의실험을 통해, 설계한 기법이 기존에 광통신 부호화 변조 기법으로 제시되었던 LDPC-APPM, RS-PPM, SCPPM 등 보다 우월한 성능을 보임을 확인할 수 있다.

• 한국통신학회논문지
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• 제30권4C호
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• pp.191-199
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• 2005

최근 무선 이동통신에서 상대적으로 늘어난 다중 접속자들에 대해 대역폭을 효율적으로 사용하면서도 보다 빠른 데이터 전송률을 지원하기 위해 제안된 시공간 turbo 부호에 대한 연구가 많이 이루어지고 있다. 본 논문에서는 시공간 turbo 부호의 복호 시 요구되는 계산량을 줄이기 위해 사전 정보를 근사화하여 이 정보를 고정 소수점 연산 시 간단하게 구현할 수 있는 복호 알고리즘을 제안하였다. 또한 시공간 turbo 부호의 복호 알고리즘을 고정 소수점 연산을 이용하여 구현하였을 때 성능을 해석하였고 Log-MAP 알고리즘의 성능에 근사하는 효율적인 고정 소수점 구현 방법을 제안하였다. 이 방법을 Log-MAP 알고리즘에 적용하여 성능을 분석하였고 기존의 Log-MAP의 결과에 거의 근접한 성능을 보임을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.488-496
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• 2016

This paper presents a low-complexity non-iterative soft-decision Bose-Chaudhuri-Hocquenghem (SD-BCH) decoder architecture and design technique for wireless body area networks (WBANs). A SD-BCH decoder with test syndrome computation, a syndrome calculator, Chien search and metric check, and error location decision is proposed. The proposed SD-BCH decoder not only uses test syndromes, but also does not have an iteration process. The proposed SD-BCH decoder provides a 0.75~1 dB coding gain compared to a hard-decision BCH (HD-BCH) decoder, and almost similar coding gain compared to a conventional SD-BCH decoder. The proposed SD-BCH (63, 51) decoder was designed and implemented using 90-nm CMOS standard cell technology. Synthesis results show that the proposed non-iterative SD-BCH decoder using a serial structure can lead to a 75% reduction in hardware complexity and a clock speed 3.8 times faster than a conventional SD-BCH decoder.