• 전자공학회논문지A
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• 제31A권10호
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• pp.141-151
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• 1994

this paper describes the design and implementation of a RISC processor for embedded control systems. This RISC processor integrates a register file, a pipelined execution unit, a FPU interface, a memory interface, and an instruction prefetcher. Its characteristics include both single cycle executions of most instructions in a 2 phase 20 MHz frequency and the worst case interrupt latency of 7 cycles with the vectored interrupt handling that makes it possible to be applicable to the real time processing system. For efficient handling of multi-cycle instructions, data stationary hardwired control scheme equippedwith cycle counter was used. This chip integrates about 139K transistors and occupies 9.1mm$\times$9.1mm in a 1.0um DLM CMOS technology. The power dissipation is 0.8 Watts from a 5V supply at 20 MHz operation.

• 한국멀티미디어학회논문지
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• 제12권9호
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• pp.1309-1315
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• 2009

본 연구에서는 일반 프로그램 실행 시에 발생할 수 있는 보안 결함이 의심되는 부분의 바이너리 코드를 추출하는 기술개발을 목표로 한다. 이를 위하여 분석 대상 실행프로그램에서 정규적으로 발생하는 예상 취약점 부분을 토대로 실제 수행하면서 동적 분석 및 조사하면서, 각종 로그 기록을 산출할 수 있는 기술을 개발하였다. 본 연구의 결과는 기업 및 기관의 보안관련 조직의 교육 자료로써 활용할 수 있을 뿐 만 아니라 외부 정보침입자로부터 해킹을 방지 할 수 있게 된다.

• 한국정보전자통신기술학회논문지
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• 제14권5호
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• pp.385-393
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• 2021

본 논문에서는 차량 멀티코어 프로세서를 통한 ESC(Electronic Stability Control) 시스템을 위한 멀티코어 기반 제어기를 제시한다. 차량용 멀티코어 프로세서와 ESC 시스템의 아키텍처를 고려할 때 ESC 소프트웨어의 전체 수행 시간은 멀티코어에 최적화되어 있다. 일반적으로 차량용 멀티코어 시스템에서는 코어 간 동기화, 멀티코어에 대한 테스크 할당, 코어 종속 변수에 대한 메모리 할당을 고려해야 한다. 본 논문에 사용된 ESC 시스템은 초기화, SlipRatio 계산, YawRate 계산, ABS, 통신으로 구성된다. 제안된 설계 방법을 기반으로 싱글코어 프로세서는 멀티코어 프로세서로 확장된다. ESC 시스템은 기능 모듈 할당, 세마포어, 인터럽트, 코어 별 변수 할당과 같은 멀티코어 최적화 방법을 사용하여 멀티코어 제어기로 재설계된다. 실험 결과로 멀티코어 프로세서의 수행 시간이 싱글코어 프로세서에 비해 59.7% 단축되었다.

• 한국통신학회논문지
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• 제22권10호
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• pp.2136-2149
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• 1997

본 논문에서는 PDA나 PCS와 같은 내장형 응용을 위한 RISC 코어를 설계하였다. 이 RISC 프로세서는 내장형 응용의 중요한 특성인 빠른 인터럽트 핸들링, 빠른 컨텍스트 스위칭과 저전력 소모를 지원한다. 또한 조건부로 수행 가능한 명령어 군과 블럭 전송 명령 그리고 곱셈 명령을 이용하여 프로세서의 성능을 향상시켰다. 3단 파이프라인을 이용하였으며 2-phase 클럭을 사용한 단일 사이클 명령어 수행이 가능하다. 이 프로세서는 $5.0{\times}5.0mm^2$의 면적에 약 88,000개의 트랜지스터가 집적되었으며 $0.6{\mu}\textrm{m}$ 삼중 금속 단일 폴리 공정을 이용하여 레이아웃 되었다. 최대 동작 주파수는 40MHz이며 예상 전력 소비는 179mW이다.

• 한국산업정보학회논문지
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• 제14권2호
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• pp.8-15
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• 2009

소프트웨어 산업에 있어서 서버 관련 정보기술이 발전하고 네트워크 성능이 크게 향상된 반면, 이용 비용은 크게 높아짐에 따라 중소 사업장을 중심으로 ASP(Application Service Provider)와 같은 다양한 형태의 소프트웨어 사용 방식이 등장하게 되었다. 이를 가능하게 하는 요소 기술에는 여러 가지가 존재하는데, 본 연구에서는 컴퓨터상에서 수행에 필요한 최소한의 응용 소프트웨어를 중앙 서버로부터 분산 가상페이징 기술로 자동으로 끌어 와서 사용하는 소프트웨어 스트리밍 서비스 기술에 있어서 PageFault Interrupt Routine Hooking 방식을 응용한 새로운 개념의 소프트웨어 스트리밍 시스템 구현을 제안하였다. 이러한 방식을 이용하여 소프트웨어 스트리밍 시스템을 구현하게 되면, 보다 효율적으로 응용 소프트웨어를 관리할 수 있을 뿐만 아니라, 소프트웨어 전체를 인스톨할 필요가 없기 때문에 하드웨어의 저장 공간을 거의 사용하지 않는다. 또한, 기본적인 바이너리만을 받아서 로드하기 때문에 하드웨어 자원을 최대한 줄일 수 있게 된다.

• 전자공학회논문지B
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• 제33B권12호
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• pp.13-23
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• 1996

In tis paper we researched the implementation methodology and techniques for the high real-time responsive operating system of an ISDN PABX system. The operating system we developed takes a high role as a dedicated real-time operating system for PABX systems. It provides the functions and synchronization, interprocessor communication, interrupt processing, and data I/O processing. And also it provides lots of real-time processing functions for supproting various real-time applications. Finally, we evaluated the performance by measuring the best, the average, and the worst-case execution time of all functions implemented in this real-time operating system.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.105-108
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• 2001

4 32-bit RISC core is designed for embedded application and DSP. This processor offers low power consumption by fully static operation and compact code size by efficient instruction set. Processor performance is improved by wing conditional instruction execution, block data transfer instruction, multiplication instruction, bunked register file structure. To support compact code size of embedded application, It is capable cf executing both 16-bit instructions and 32-bit instruction through mixed mode instruction conversion Furthermore, for fast MAC operation for DSP applications, the processor has a dedicated hardware multiplier, which can complete a 32-bit by 32-bit integer multiplication within seven clock cycles. These result in high instruction throughput and real-time interrupt response. This chip is implemented with 0.35${\mu}{\textrm}{m}$, 4- metal CMOS technology and consists of about 50K gate equivalents.

• 전자공학회논문지C
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• 제34C권12호
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• pp.9-19
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• 1997

This paper describes the design and FPGA implementation of a system control unit within a multiprocessor chip which can be used as a node processor ina massively parallel processing (MPP) caches, memory management units, a bus unit and a system control unit. Major functions of the system control unit are locking/unlocking of the shared variables of protected access, synchronization of instruction execution among four integer untis, control of interrupts, generation control of processor's status, etc. The system control unit was modeled in very high level using verilog HDL. Then, it was simulated and verified in an environment where trap handler and external interrupt controller were added. Functional blocks of the system control unit were changed into RTL(register transfer level) model and synthesized using xilinx FPGA cell library in synopsys tool. The synthesized system control unit was implemented by Xilinx FPGA chip (XC4025EPG299) after timing verification.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권5호
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• pp.271-281
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• 2007

임베디드 운영체제에서의 실시간성 지원은 현대 임베디드 시스템에서 추가사항이 아니라 필수사항이다. 이러한 임베디드 운영체제가 사용되는 시스템의 실시간성 지원을 충족하기 위해서는 시스템 내 실시간성이 요구되는 태스크들의 스케줄링 가능성 여부가 중요하며, 이를 시스템 수행 전 검증해야 할 필요가 있다. 스케줄링 가능성 분석에서 핵심적인 부분 중의 하나는 태스크의 최악실행시간을 구하는 것이다. 기존의 최악실행시간 분석도구들은 일반적인 응용 태스크 즉, 응용 프로그램의 최악실행시간을 위주로 분석하였기 때문에 응용 프로그램들이 운영체제에 의해 스케줄링시 영향을 받는 운영체제의 스케줄링 관련 프리미티브들(스케줄러, 인터럽트 서비스 루틴등)에 대한 고려는 전혀 하지 않고 있다. 본 논문에서는 임베디드 운영체제 중에 널리 사용하고 있는 임베디드 리눅스가 사용되는 임베디드 시스템에서의 스케줄링 관련 프리미티브들을 고려하는 최악실행시간 분석 도구를 설계하고 구현한다. 이 분석도구는 일반적인 응용 프로그램 뿐만 아니라 임베디드 리눅스 커널내의 스케줄링에 영향을 미치는 관련 프리미티브들의 최악실행시간을 분석하여 스케줄링 분석의 정확성을 더욱 더 높인다. 이 도구는 현재 임베디드 환경에서 통합개발환경으로 제작된 이클립스(Eclipse)의 플러그인 형태로 개발되어 어떠한 플랫폼에서도 동작 가능하고 사용자가 사용하기에 편리한 인터페이스 및 기능을 제공할 수 있도록 구현한다.

• 한국기계가공학회지
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• 제19권8호
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• pp.81-87
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• 2020

A stable rotational-to-linear motion transformation structure using a driving mechanism with 2 degrees of freedom was developed for an orthogonal mechanism to prevent the interference of each axis in 2D motion. In this mechanism, a step motor was used for precise position control. This structure was developed to maneuver workparts in micro particle blast machining experiments. To determine the real-time performance of micro particle blast machining, the control, input, and output were operated simultaneously and precise position control was implemented, using a timer interrupt with multiple execution codes. The two step motors obtained precise position control by removing backlash with a ball-screw mechanism. The device has menu-type control codes for user-friendliness, and real-time sequence control was simultaneously adopted for user control input.