• 한국멀티미디어학회논문지
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• 제6권3호
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• pp.556-564
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• 2003

스타 그래프와 팬케익 그래프는 하이퍼큐브가 갖는 좋은 성질을 가지면서 하이퍼큐브보다 망 비용이 적은 값을 갖는 상호연결망이다. 매크로-스타 그래프는 스타 그래프를 기본 모듈로 하면서 노드 대칭성, 최대고장허용도, 계층적 분할 성질을 가지면서 스타 그래프보다 망 비용이 개선된 상호연결망이다. 본 논문에서는 그래프의 에지 정의를 이용하여 스타 그래프, 팬케익 그래프, 매크로-스타 그래프 사이의 임베딩 방법을 제시한다. 스타 그래프 $S_n$은 팬케익 그래프 $P_n$에 연장율 4에 임베딩 가능하고, 매크로-스타 MS(2,n)은 팬케익 그래프에 연장율 4에 임베딩 가능함을 보인다. 또한, 팬케익 그래프를 스타 그래프와 매크로-스타 그래프에 임베딩하는 비용이 O(n)임을 보인다.

• 컴퓨터교육학회논문지
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• 제13권5호
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• pp.91-102
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• 2010

스타 그래프는 노드 대칭성, 최대 고장 허용도, 계층적 분할 성질을 갖고, 하이퍼큐브보다 망 비용이 개선된 널리 알려진 상호 연결망이다. 본 연구에서는 스타 그래프와 그의 변형된 그래프들 상호 간의 임베딩 방법을 제안한다. 버블정렬 그래프가 팬케익 그래프와 스타 그래프에 각각 연장율 3, 확장율 1로 임베딩 가능함을 보이고, 팬케익 그래프가 버블정렬그래프에 임베딩 하는 연장율 비용이 O($n^2$)임을 보인다. 그리고 스타 그래프가 팬케익 그래프에 연장율 4, 확장율 1로 임베딩 가능함을 보인다. 또한 스타그래프를 버블정렬 그래프에, 팬케익 그래프를 스타 그래프에 임베딩 하는 연장율 비용이 각각 O(n)임을 보인다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권3호
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• pp.65-72
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• 2019

HPC(High Performance Computer)은 다수의 계산노드를 초고성능 상호연결망으로 연결하여 클러스터 시스템으로 구성된 시스템이다. 이러한 HPC 시스템에서 사용하는 계산 노드 간의 연결 네트워크 기술로는 Infiniband, Ethernet 등의 기술이 많이 사용된다. 최근 PCIe 표준의 발전으로 인해서 컴퓨터 호스트는 고속의 주변 장치 디바이스를 주로 PCIe Bridge 인터페이스에 연결하여 사용한다. PCIe 표준 기술 중 컴퓨터 노드 간의 직접 연결하는 방식으로 Non-Transparent Bridge(NTB) 기반의 인터콘넥션 표준이 존재한다. 그러나 NTB의 기본 표준은 두 노드 간에 분리된 메모리를 제공하는 방식이기 때문에 다중 노드를 직접 연결하기 위해서는 추가된 구성 방법이 필요하다. 본 논문에서는 다중 NTB 포트에 직접 연결된 다수의 호스트들 간에 무스위치 네트워크를 구성하여 NTB 통신을 이용한 데이터 공유 방법의 설계와 구현에 대해서 다룬다. 각 호스트에 연결된 두 개의 NTB포트를 이용해서 링 네트워크를 구성하고, 링 네트워크 상에서 NTB 인터컨넥션을 이용한 데이터 공유 방식의 구현을 하였다. 이와 같이 PCIe NTB 기반 무스위치 네트워크를 통해서 기존의 인터커넥트 네트워크에 비해서 Cost-Effective한 HPC 상호연결망을 구성할 수 있다.

• 정보처리학회논문지A
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• 제11A권7호
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• pp.499-510
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• 2004

본 논문에서는 다중 프로세서 시스템을 위한 휴리스틱 부하 평형 알고리즘을 제안한다. 제안 알고리즘은 부하이동을 여러 링크로 분산시켜 사용하지 않는 링크의 수를 최소화시키고 그에 따라 통신비용을 감소시킨다. 각각의 프로세서는 모든 이웃한 프로세서에게 단위부하를 보내거나 받는 과정을 반복적으로 시도한다. 그러나 실제의 부하 이동은 모든 부하평형 계산이 이루어진 후 수행된다. 이는 불필요한 부하 이동을 최소화시킨다. 제안된 알고리즘은 약간의 수정만으로 다양한 연결 구조를 갖는 다중 프로세서 시스템에 적용할 수 있다. 본 논문에서는 하이퍼큐브 구조와 메쉬 구조에 제안 알고리즘을 적용해 보았다. 알고리즘의 성능평가를 위하여 모의실험을 하였다. 제안된 알고리즘과 잘 알려진 두 가지 종류의 알고리즘의 성능을 비교하였다. 그 결과 제안된 알고리즘은 모든 경우에서 부하평형의 목적을 달성하였다. 또한 기존의 알고리즘과 비교하여 하이퍼큐브 구조에서는 통신비용을 $70{\%}{\~}90{\%}$ 감소시켰다. 메쉬 구조에서도 통신비용은 약 $\75{\%}$ 감소되었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제6권1호
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• pp.82-92
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• 2000

본 논문에서는 CC-NUMA 시스템을 위한 진단 소프트웨어에 대한 구현 방법 및 결과를 소개하였다. CC-NUMA 구조는 두 대 이상의 SMP 시스템들에 캐쉬 일관성을 유지하기 위한 하드웨어를 장착하고, 이들을 고속 연결망으로 연결함으로써 시스템의 성능 및 확장성을 향상시켜 준다. 그러나, CC-NUMA 시스템은 운용체제 측면에서는 단일 시스템 이미지로서 보여지는 반면, 하드웨어 구조와 밀접한 진단 소프트웨어에서는 이를 별개의 시스템으로 고려해야 한다. 이와 같은 구조 때문에 기존의 상용 관리 소프트웨어로는 CC-NUMA 시스템에 대한 진단 및 관리를 하기 어렵다. 또한, TCO(Total Cost of Ownership) 절감 측면에서 최근 대두되고 있는 원격 진단 및 관리의 필요성이 증가하고 있다. 본 논문에서는 이러한 요구사항에 따라 CC-NUMA 구조에 적합한 진단 소프트웨어 모듈을 설계하였으며, 원격 진단 및 관리가 용이한 클라이언트-서버 구조의 진단 메커니즘을 제시하였다. 또한, 관리자가 어느 시스템에서도 서버에 접근할 수 있는 접근성을 향상시키기 위하여 자바 기반 사용자 인터페이스를 채택하였다.

• 한국정보통신학회논문지
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• 제22권12호
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• pp.1667-1674
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• 2018

하드웨어 가속기를 사용하여 다양한 실시간 계산을 하는 여러 공학/과학 분야에서 많은 경우에 FPGA와 호스트 컴퓨터를 PCI express(PCIe)로 연결하는 시스템 구성이 요구된다. 하지만, 초당 수 기가바이트의 데이터를 주고 받는 고속 인터페이스인 PCIe의 구현은 하드웨어 가속기 개발의 가장 큰 어려움 중에 하나이다. 상용 제품과 논문을 통해서 여러 PCIe IP 솔루션을 찾을 수 있지만, 고가의 비용을 지불해서 구매하거나, 별도의 시간과 노력을 투자해서 PCIe를 구현해야 한다. 따라서, Xilinx사의 FPGA를 기반의 하드웨어 가속기를 구현할 때는 Xilinx사에서 무료로 제공 하는 XDMA PCIe IP를 사용하는 것이 개발 기간 및 비용 단축을 위한 최선의 선택이 될 수 있다. 이러한 이유로 본 논문에서는 Xilinx사의 PCIe IP의 성능 평가를 위해 Zynq-7000 FPGA개발보드와 Windows 10 호스트 컴퓨터로 평가 시스템을 구성하고, PCIe IP의 구성 파라미터에 의한 전송 속도 성능 변화에 대해 평가 분석한다.

• 전자공학회논문지
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• 제52권1호
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• pp.3-6
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• 2015

최근 들어 다양한 센서를 장착한 스마트 건물의 등장이 가시화 됨에 따라 센서로부터 데이터의 수집과 분석이 중요하게 되었다. 센서로부터 데이터를 획득하기 위해서는 일정구간의 유선화는 불가피하나 유선화 구간을 최소화하고 건물에 따라서는 센서간의 통신을 무선으로 함을 목표로 하고 있다. 이러한 케이블링에 따른 비용부담과 건물의 손상 등을 방지하기 위해서는 무선화가 가능한 구역의 선정 및 건물 구조에 따른 신호전달 특성을 객관적으로 파악하는 것이 매우 중요하다. 본 논문에서는 건물 내 신호전달 특성을 측정하기 위한 시스템의 설계를 다루고 시뮬레이션을 통해 시스템의 동작을 확인한다.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권10호
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• pp.615-619
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• 2005

Token coherence protocol has many good reasons against snooping/directory-based protocol in terms of latency, bandwidth, and complexity. Token counting easily maintains correctness of the protocol without global ordering of request which is basis of other dominant cache coherence protocols. But this lack of global ordering causes starvation which is not happening in snooping/directory-based protocols. Token coherence protocol solves this problem by providing an emergency mechanism called persistent request. It enforces other processors in the competition (or accessing same shared memory block, to give up their tokens to feed a starving processor. However, as the number of processors grows in a system, the frequency of starvation occurrence increases. In other words, the situation where persistent request occurs becomes too frequent to be emergent. As the frequency of persistent requests increases, not only the cost of each persistent matters since it is based on broadcasting to all processors, but also the increased traffic of persistent requests will saturate the bandwidth of multiprocessor interconnection network. This paper proposes a new request mechanism that defines order of requests to reduce occurrence of persistent requests. This ordering mechanism has been designed to be decentralized since centralized mechanism in both snooping-based protocol and directory-based protocol is one of primary reasons why token coherence protocol has advantage in terms of latency and bandwidth against these two dominant Protocols.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.53-58
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• 2003

The Wafer Level Packaging is one of the most important technologies in the semiconductor industry today. Its primary advantages are its small form factor and low cost potential for manufacturing including test procedure. The CASIO's WLP samples, application example and the structure are shown in Fig.1, 2&3. There are dielectric layer , under bump metal, re-distribution layer, copper post , encapsulation material and terminal solder .The key technologies are 'Electroplating thick copper process' and 'Unique wafer encapsulation process'. These are very effective in getting electrical and mechanical advantages of package. (Fig. 4). CASIO and CMK are developing a new System Packaging technology called the Embedded Wafer Level Package (EWLP) together. The active components (semiconductor chip) in the WLP structure are embedded into the Printed Wiring Board during their manufacturing process. This new technical approach has many advantages that can respond to requirements for future mobile products. The unique feature of this EWLP technology is that it doesn't contain any solder interconnection inside. In addition to improved electrical performance, EWLP can enable the improvement of module reliability. (Fig.5) The CASIO's WLP Technology will become the effective solution of 'KGD problem in System Packaging'. (Fig. 6) The EWLP sample shown in Fig.7 including three chips in the WLP form has almost same structure wi_th SoC's. Also, this module technology are suitable for RF and Analog system applications. (Fig. 8)

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 추계학술대회 논문집
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• pp.291-294
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• 1996

We present the experimental results of high quality factor (Q) inductors fabricated on high-resistivity silicon wafer using standard CMOS process without any modificatons such as thick gold layer or multilayer interconnection. This demonstrates the possibility of building high Q inductors using lower cost technologies, compared with previous results using complicated process. The comparative analysis is carried out to find the optimized inductor shape for the maximum performance by varying the thickness of metal and number of turns with rectangular shape.