• 한국정보과학회논문지:시스템및이론
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• 제36권3호
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• pp.158-170
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• 2009

본 논문에서는 3차원 하이퍼큐브 Q3를 기본모듈로 갖는 새로운 토러스 네트워크를 제안한다. 제안한 하이퍼-토러스는 분지수 4를 갖고, 확장성, 지름이 좋은 연결망이다. 토러스 부류를 망비용 관점에서 비교하면 하이퍼-토러스는 $1.4{\sqrt{N}}$+16으로 토러스의 망비응 $4{\sqrt{N}}$보다 대략 65% 개선되었고, 허니컴 토러스의 망비용$ 2.45{\sqrt{N}}$보다 대략 50% 개선된 값이다. 이러한 결과는 하이퍼-토러스가 기존의 메시 부류보다 망비용 관점에서 우수함을 의미한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.380-381
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• 2006

Chemical mechanical polishing (CMP) technology has been widely used for global planarization of multi-level interconnection for ULSI applications. However, the cost of ownership and cost of consumables are relatively high because of expensive slurry. In this paper, we studied the mixed abrasive slurry (MAS). In order to save the costs of slurry, the original silica slurry was diluted by de-ionized water (DIW). And then, $ZrO_2$, $CeO_2$, and $MnO_2$ abrasives were added in the diluted slurry in order to promote the mechanical force of diluted slurry. We have also investigate the possibility of mixed abrasive slurry for the oxide CMP application.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.19-23
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• 2012

최근 발광다이오드(LED)의 출력 성능을 높이고, 전력 소비를 줄이기 위해 LED 패키지 분야에서 실리콘 기판 연구가 집중되고 있다. 본 연구에서는 공정 비용이 낮고 생산성이 높은 습식 식각을 이용하여 실리콘 기판의 실리콘 관통 비아 식각 공정을 살펴보았다. KOH를 이용한 양면 습식 식각 공정과 습식 식각과 건식 식각을 병행한 두 가지 공정 방법으로 실리콘 관통 비아를 제작하였고, 식각된 실리콘 관통 비아에 Cu 전극과 배선은 전기도금으로 증착하였다. Cu 전극을 연결하는 배선의 전기저항은 약 $5.5{\Omega}$ 정도로 낮게 나타났고, 실리콘 기판의 열 저항은 4 K/W으로 AlN 세라믹 기판과 비슷한 결과를 보였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 추계학술대회 논문집 Vol.15
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• pp.39-42
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• 2002

Recently, CMP (chemical mechanical polishing) technology has been widely used for global planarization of multi-level interconnection for ULSI applications. However, COO (cost of ownership) and COC (cost of consumables) were relatively increased because of expensive slurry. In this paper, we have studied the possibility of recycle of reused silica slurry in order to reduce the costs of CMP slurry. The post-CMP thickness and within-wafer non-uniformity(WIWNU) were measured as a function of different slurry composition. As a experimental result, the performance of reused slurry with annealed silica abrasive of 2 wt% contents was showed high removal rate and low non-uniformity. Therefore, we propose two-step CMP process as follows In the first-step CMP, we can polish the thick and rough film surface using remaked slurry, and then, in the second-step CMP, we can polish the thin film and fine pattern using original slurry. In summary, we can expect the saving of high costs of slurry.

• 한국전기전자재료학회논문지
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• 제16권9호
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• pp.759-764
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• 2003

Recently, CMP (chemical mechanical polishing) technology has been widely used for global planarization of multi-level interconnection for ULSI applications. However, COO (cost of ownership) and COC (cost of consumables) were relatively increased because of expensive slurry. In this paper, we have studied the possibility of recycle of roused silica slurry in order to reduce the costs of CMP slurry. The post-CMP thickness and within-wafer non-uniformity (WIWNU) wore measured as a function of different slurry composition. As an experimental result, the performance of reused slurry with annealed silica abrasive of 2 wt％ contents was showed high removal rate and low non-uniformity. Therefore, we propose two-step CMP process as follows , In tile first-step CMP, we can polish the thick and rough film surface using remaked slurry, and then, in the second-step CMP, we can polish the thin film and fine pattern using original slurry. In summary, we can expect the saying of high costs of slurry.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 춘계학술대회 논문집 센서 박막재료 반도체 세라믹
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• pp.41-44
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• 2003

As the device feature size is reduced to the deep sub-micron regime, the chemical mechanical polishing (CMP) technology is widely recognized as the most promising method to achieve the global planarization of the multilevel interconnection for ULSI applications. However, cost of ownership (COO) and cost of consumables (COC) were relatively increased because of expensive slurry. In this paper, the effects of different slurry composition on the oxide CMP characteristics were investigated to obtain the higher removal rate and lower non-uniformity. We prepared the various kinds of slurry. In order to save the costs of slurry, the original slurry was diluted by de-ionized water (DIW). And then, alunima abrasives were added in the diluted slurry in order to promote the mechanical force of diluted slurry.

• 정보처리학회논문지A
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• 제11A권3호
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• pp.199-206
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• 2004

다중 프로세서 시스템에서 여러 개의 프로그램이 동시에 수행될 경우의 프로그램 수행 성능은 각 프로세스를 어떠한 물리적 위치의 프로세서에 할당하여 수행하는가에 따라 다르게 나타난다. 일반적으로 시공간적으로 인접한 프로세서에 동일 프로그램의 프로세서를 할당할 경우 프로세스간 통신비용이 절감되므로 가장 효율적인 결과를 얻을 수 있다. 그러나 프로세스를 할당하는 운영체제는 이와 같은 친화성을 고려하기 위하여 부가적인 처리를 필요로 하며, 실제 수행시 각 프로그램은 독립적으로 수행되므로, 여러 프로그램으로부터 발생한 프로세스를 할당하는 방법은 많은 계산을 필요로 한다. 이중 링 구조의 CC-NUMA 시스템의 경우 특히 다수의 공유 메모리 접근에 의한 많은 트랜잭션이 발생하며, 연결망 부하의 불균등에 따른 병목 현상을 나타내므로, 프로세스의 할당 정책에 따라서 큰 성능 차이를 나타내게 된다. 본 논문은 규일한 연결망 부하특성을 나타내며, 프로세스 할당 정책을 필요로 하지 않는 CC-NUMA 시스템을 제시한다. 논문에서 제시하는 구조는 이중 링 구조와 동일한 연결망 비용을 나타내며, 건너뜀 연결을 이용한 균등한 부하 분배를 수행함으로써 프로세스 할당 정책의 유무와 무관한 성능을 보이다. 프로그램 구동 시뮬레이션을 통한 검증 결과 시스템은 이중 링 구조의 CC-NUMA 시스템에 비하여 1.5배의 성능 개선을 나타냈다.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.67-75
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• 1997

본 논문은 프로세서와 기억장치 모듈 사이에 다중의 연결경로를 갖는 가상병렬 다단계 상호 연결 네트워크에 대해 서술하고 있다. 제안된 가상병렬 MIN 네트워크는 입력 스위칭 블럭에 $m{\times}1$ 멀티플렉서와 출력 스위칭 블럭에 $1{\times}m$디멀티플렉서를 그 리고 logN-1 단의 스위칭단을 사용하여 프로세서와 기억장치 모듈 사이에 최대 $2{\times}m$개의 독립된 연결경로를 갖고 있다. MIN 네트워크는 다중의 중복된 연결경로를 갖고 있기 때문에 다수의 프로세서들은 동시에 서로 다른경로를 통해 특정의 출력포트에 연결될 수 있다. 또한 새로운 가상-병렬구조의 MIN 네트워크는 스위칭 블럭에서 패킷 충돌의 가능성을 줄일 수 있으며 제안된 MIN 네트워크를 Passthrough ratio, 신뢰도 와 가격의 측면에서 MBSF 구조의 MIN 네트워크와 비교하였다. 가상-병렬구조의 MIN 네트워크는 MBSF 구조의 MIN에 비해 성능이 개선되었으며 매우 간단한 구조로 이루어 졌음을 확인하였다.

• 한국콘텐츠학회논문지
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• 제5권1호
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• pp.179-187
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• 2005

병렬 컴퓨터 구조의 통신 시스템에 있어서 수많은 반도체 소자의 연결을 가능하게 하는 선형 사이즈의 팽창기(expander)가 병렬 상호 연결망과 관련된 여러 분야에서 활발히 연구 되어왔다. 그러나 이러한 병렬 컴퓨터 구성의 주요한 단점이 프로세서와 메모리간의 병렬 상호 연결망 구성에 있어서 극도로 상승된 비용으로 인하여 제한되어 왔다. 선형 사이즈의 팽창기, O(n)를 이용한 집중기는 기존의 병렬 상호 연결망 보다 이론적으로 최적의 병렬 상호연결망 구조로 구성될 수 있다. 그러나 현존하는 이러한 구조는 커다란 팽창 상수를 갖는 팽창기에 근거한다. 이는 현실적으로 적당한 사이즈의 네트워크의 구성에 비현실성을 내포한다. 따라서 커다란 팽창 상수를 줄임으로서 현실성 있는 팽창기를 이용하여 집중기(concentrator)를 구성하는 것이 요구된다. 이 논문은 향상된 팽창 상수를 집중기 구성에 적용하여 그 집중기의 사이즈를 줄이는 방법을 제안한다.

• 한국정보처리학회논문지
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• 제5권1호
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• pp.40-48
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• 1998

병렬 컴퓨터 구조의 통신 시스템에 있어서 수많은 반도체 소자의 연결을 가능하게 하는 선형 사이즈의 팽창기가 병렬 상호 연결망과 관련된 여러 분야에서 활발히 연구 되어왔다. 그러나 이러한 병렬 컴퓨터 구성의 주요한 단점은 프로세서와 메모리간의 병렬 상호 연결망 구성에 있어서 요구되는 비용이 크다는 것이다. 선형 사이즈의 팽창기를 이용한 집중기는 기존의 병렬 상호 연결망 보다 이론적으로 최적의 병렬 상호 연결망 구조로 구성 될 수 있다. 현존하는 구조는 커다란 팽창 상수를 갖는 팽창기에 근거한다. 이는 현실적으로 반도체 기술에 부합하는 네트워크의 구성에 비현실성을 내포한다. 팽창 상수를 줄임으로서 현실성이 있는 팽창기에 근거하여 집중기를 구성하는 것이 바람직하다. 본 논문은 식, $\mid\Gamma_x\mid\geq[1+d(1-\midX\mid/n)]\midX\mid$을 만족하는 향상된 팽창 상수를 찾기 위한 증명 과정에서 퍼뮤테이션 함수의 일치점을 세분화하여 이용하였고, 그 팽창 상수를 집중기 구성에 적용하여 희귀적 네트워크의 구조를 갖는 보다 현실성있는 초집중기의 구성을 제안한다. 결과적으로, (n, 5, $1-\sqrt{3/2}$)로 구성된 팽창기를 이용하여, Gabber와 Gali의 구조에 적용 함으로서 209n의 복잡도를 갖는 초집중기를 구성한다.