• 전자공학회논문지A
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• 제32A권8호
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• pp.19-30
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• 1995

For the efficient interconnection between SMDS and LAN, an interconnection protocol architecture in the router is proposed in this paper. A control method of xongestion which is produced by this interconnection of SMDS and LAN is also proposed. Especially, the SIP level 3 of SMDS is devided into CS-SIP3 sublayer and CLNAP sublayer in order to circumvent the problems which are producted by the protocol difference of two networks and to consider the interconnection with B-ISDN in the future. In this way, the interconnection of SMDS and LAN is transparentlly achieved through CLNAP layer, and the interconnection protocol architecture becomes simple. To test the performance of the router, amodel of interconnection protocol which is proposed by this paper is simulated using sliding window flow control. The simulation results show that the throughput of router is increased. The packet delay and the rate of packet discard are also decreased.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.823-826
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• 2003

FPGA-based logic emulator with lane gate capacity generally comprises a large number of FPGAs connected in mesh or crossbar topology. However, gate utilization of FPGAs and speed of emulation are limited by the number of signal pins among FPGAs and the interconnection architecture of the logic emulator. The time-multiplexing of interconnection wires is required for multi-FPGA system incorporating several state-of-the-art FPGAs. This paper proposes a circuit partitioning algorithm called SCATOMi(SCheduling driven Algorithm for TOMi)for multi-FPGA system incorporating four to eight FPGAs where FPGAs are interconnected through TOMi(Time-multiplexed, Off-chip, Multicasting interconnection). SCATOMi improves the performance of TOMi architecture by limiting the number of inter-FPGA signal transfers on the critical path and considering the scheduling of inter-FPGA signal transfers. The performance of the partitioning result of SCATOMi is 5.5 times faster than traditional partitioning algorithms. Architecture comparison show that the pin count is reduced to 15.2%-81.3% while the critical path delay is reduced to 46.1%-67.6% compared to traditional architectures.

• Journal of Power Electronics
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• 제10권1호
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• pp.97-105
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• 2010

This paper presents the modeling, control and simulation of an interconnection system (ICS) of cascaded distributed generation (DG) modules for both grid-tied and stand-alone operations. The overall configuration of the interconnection system is given. The interconnection system consists of a cascaded DC/DC boost converters and a DC/AC inverter. Detailed modeling of the interconnection system incorporating a cascaded architecture has not been considered in previous research. In this paper, suitable control systems for the cascaded architecture of power electronic converters in an interconnection system have been studied and modeled in detail. A novel control system for DC/DC boost converters is presented based on a droop voltage controller. Also, a novel control strategy for DC/AC inverters based on the average large signal model to control the aggregated DG modules under both grid-tied and stand-alone modes is demonstrated. Simulation results indicate the effectiveness of the proposed control systems.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.94-101
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• 2010

최근 여러 개의 프로세서 및 메모리를 한 개의 칩에 구현하여 다양한 알고리즘을 구현하는 Multi-Processor System-on-Chip (MPSoC) 설계가 가능해지면서, 프로세서 간 interconnection을 최적화 하는 문제가 중요해졌다. Application에 따라서 최적 interconnection이 다르기 때문에, 체계적으로 다양한 사양에 적합한 interconnection 구조를 설계하는 방법이 필요하다. 본 논문에서는 프로세서가 4~16개 정도인 MPSoC application에서는 버스 구조가 적절한 점에 주목하여, 간단한 arbitration이 특징인 Single Arbitration Multiple Bus Accesses (SAMBA) 형 버스 구조를 이용하여, 다양한 application에 대한 성능 제약 조건을 만족하는 저비용 버스 구조를 찾는 새로운 방법을 제안하였다. 다양한 Application을 실험에 이용하여, 제안한 방법으로 성능 제약 조건 내에서 저비용 버스 구조를 찾았다. 같은 성능으로 최적화 전의 구조에 비해서 버스 분할에 필요한 로직 사용이 경우에 따라 약 50% 이상 감소한다. 또한 다양한 성능 조건에 대한 저비용 버스 구조를 찾을 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.656-664
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• 2007

Field-Programmable Gate Arrays는 사용자가 프로그램이 가능한 혁신적인 대규모 집적 회로이며 값싸고 빠르게 주문자가 원하는 VLSI 구현할 수 있는 장점을 가지고 있다. 그러나 특정 목적의 프로그램의 속도가 증가했을 때 FPGA가 연산하는 동안의 전력 소모와 연결선의 지연이 FPGA를 프로그램 하는데 중요한 문제점이 된다. 특히 기존 구조에서 사용되는 내부연결선이 전체 FPGA의 전력 중 65%를 소모한다. 이로 인하여 내부연결선이 전력 소모에 큰 영향을 주기 때문에 배선 시 연결선의 길이와 블록 간의 연결선을 줄임으로써 전력 소모를 줄일 수 있다. 배선 시 내부연결선을 줄이기 위한 방안으로 3차원 FPGA가 제안되었다. 하지만 구조의 복잡해짐으로써 오히려 스위치에서 물리적인 연결선들은 더욱 증가하고 스위치의 면적이 증가하는 문제점을 가지게 되었다. 본 논문에서는 복잡성을 낮추어서 물리적인 내부 연결선의 길이를 줄이고, 배선시의 연결선의 길이를 3차원 FPGA만큼 줄일 수 있는 FPGA구조를 제안한다. 그리고 ISE 의 FPGA Editor와 배선 시 길이를 예측하는 프로그램을 사용하여 Xilinx사의 Virtex II FPGA와 3D FPGA의 연결선 구성을 비교한다.

• 대한전자공학회논문지TC
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• 제47권10호
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• pp.57-66
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• 2010

오늘날 인터넷 및 IP 기술의 발달에 의해 다양한 통신 형태와 응용 서비스가 제공되고 있다. 인터넷 기반 서비스 제공을 위한 기술로 각광을 받고 있는 P2PSIP overlay 기술과 NGN의 진화에서 채용된 IMS 네트워크와의 상호접속을 통해 두 기술의 서비스 영역 확대를 기대할 수 있다. 따라서 본 논문에서는 P2PSIP overlay와 IMS 네트워크를 상호접속 시켜 서비스의 확장이 가능한 방법에 대해 연구한다. 특히 상호접속 방법으로 가입자 가입 유형별로 적용이 가능한 구조를 나타내고, 세션 설정 시간 관점에서 트래픽 모델과 지연 특성을 분석한다. 그리고 제안 방식의 특성 분석 및 평가를 위해 시뮬레이션 모델을 통해 세션 설정지연 시간을 분석하고, 가입자 가입 유형별 적절한 상호접속 방법을 제시한다. 그 결과 P2PSIP overlay 전용 가입자인 경우는 gateway AS를 통해 IMS에 접속하는 구조 그리고 P2PSIP overlay와 IMS 네트워크에 동시 가입한 경우는 I-CSCF을 통해 접속하는 구조가 세션 설정 지연 특성 관점에서 가장 우수함을 분명히 한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.318-328
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• 2011

Stage-level reconfigurable chip multiprocessor (CMP) aims to achieve highly reliable and fault tolerant computing by using interwoven pipeline stages and on-chip interconnect for communicating with each other. The existing crossbar-switch based stage-level reconfigurable CMPs offer high reliability at the cost of significant area/power overheads. These overheads make realizing large CMPs prohibitive due to the area and power consumed by heavy interconnection networks. On other hand, area/power-efficient architectures offer less reliability and inefficient stage-level resource utilization. In this paper, I propose a hierarchical multiplexing interconnection structure in lieu of crossbar interconnect to design area/power-efficient stage-level reconfigurable CMP. The proposed approach is able to keep the reliability offered by the crossbar-switch while reducing the area and power overheads. Experimental results show that the proposed approach reduces area by up to 21% and power by up to 32% when compared with the crossbar-switch based interconnection network.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.33-44
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• 2011

본 연구에서는 AMBA 3.0 AXI 프로토콜을 사용하여 고성능 및 저전력이 요구되는 MPSoC에 적합한 하이브리드 온-칩 버스구조를 설계하였다. AXI의 채널 중에서 트래픽이 많은 쓰기데이터 채널 및 읽기데이터 채널은 Crossbar 버스구조로 설계하여 고속 처리를 가능하게 하였다. 또한 MPSoC에서의 컴포넌트 추가에 따른 오버헤드(회로크기, 연결회선, 전력소모 등)를 줄이기 위해 트래픽이 적은 주소 채널과 쓰기 응답 채널은 Shared 버스구조로 공유하도록 설계하였다. 본 연구에서는 Hybrid 버스구조의 검증을 위해 Shared 버스구조 및 Crossbar 버스구조와 함께 시간, 공간, 파워 영역에서 각각 비교 실험하였다. $16{\times}16$ 버스 실험에서 Hybrid 버스구조는 Crossbar 버스구조와 비교해서 마스터의 대기시간은 약 9%, 전체 실행시간은 약 4%의 차이에 그쳐 비슷한 성능을 보여준다. 반면 오버헤드에서는 Crossbar 버스구조와 비교하여 회로 크기는 47%, 연결 회선 수는 52%, 동적 전력 소모는 66%의 감소 효과를 보인다. 따라서 본 연구에서 설계한 하이브리드 온-칩 버스구조는 Crossbar 버스 구조와 비교하여 고성능 및 저전력이 요구되는 MPSoC 인터커넥션에 매우 효과적임을 보이고 있다.

• 한국IT서비스학회지
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• 제7권1호
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• pp.131-149
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• 2008

Bandwidth Trading(BT) represents a potential market with over 1 trillion USD across the world and high growth potential. BT is also likely to accelerate globalization of the telecommunications industry and massive restructuring driven by unbundling rush. However, systematic researches on BT remain at an infant stage. This study starts with structure analysis of the Internet industry, and discusses significance of Internet interconnection with respect to BT Issues. We also describe the bandwidth commoditization trends and review technical requirements for effective Internet interconnection with BT capability. Taking a step further, this study explores the possibility of improving efficiency of network providers and increasing user convenience by developing an architectural prototype of Hub-&-Spoke interconnection model required to facilitate BT. The BT market provides an Innovative base to ease rigidity of two-party contract and Increase service efficiency. However, as fair, efficient operation by third party is required, this research finally proposes an exchanging hub named NIBX(New Internet Business eXchange).

• Journal of information and communication convergence engineering
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• 제20권3호
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• pp.160-165
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• 2022

This paper proposes an efficient method of reconstructing interconnections when the terminals of each plane change in real-time situations where randomly divided planes are interconnected. To connect all terminals when the terminals of each plane are changed, we usually reconstruct the interconnections between all terminals. This ensures a minimum connection length, but it takes considerable time to reconstruct the interconnection for the entire terminal. This paper proposes a solution to obtain an optimal tree close to the minimum spanning tree (MST) in a short time. The construction of interconnections has been used in various design-related areas, from networks to architecture. One of these areas is an ad hoc network that only consists of mobile hosts and communicates with each other without a fixed wired network. Each host of an ad hoc network may appear or disappear frequently. Therefore, the heuristic proposed in this paper may expect various cost savings through faster interconnection reconstruction using the given information in situations where the connection target is changing.