올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.
Background: Nuclear reactors produce a great number of antielectron neutrinos mainly from beta-decay chains of fission products. Such neutrinos have energies mostly in MeV range. We are interested in neutrinos in a region of keV, since they may take part in special weak interactions. We calculate reactor antineutrino spectra especially in the low energy region. In this work we present neutrino spectrum from a typical pressurized water reactor (PWR) reactor core. Materials and Methods: To calculate neutrino spectra, we need information about all generated nuclides that emit neutrinos. They are mainly fission fragments, reaction products and trans-uranium nuclides that undergo negative beta decay. Information in relation to trans-uranium nuclide compositions and its evolution in time (burn-up process) were provided by a reactor code MVP-BURN. We used typical PWR parameter input for MVP-BURN code and assumed the reactor to be operated continuously for 1 year (12 months) in a steady thermal power (3.4 GWth). The PWR has three fuel compositions of 2.0, 3.5 and 4.1 wt% $^{235}U$ contents. For preliminary calculation we adopted a standard burn-up chain model provided by MVP-BURN. The chain model treated 21 heavy nuclides and 50 fission products. The MVB-BURN code utilized JENDL 3.3 as nuclear data library. Results and Discussion: We confirm that the antielectron neutrino flux in the low energy region increases with burn-up of nuclear fuel. The antielectron-neutrino spectrum in low energy region is influenced by beta emitter nuclides with low Q value in beta decay (e.g. $^{241}Pu$) which is influenced by burp-up level: Low energy antielectron-neutrino spectra or emission rates increase when beta emitters with low Q value in beta decay accumulate Conclusion: Our result shows the flux of low energy reactor neutrinos increases with burn-up of nuclear fuel.
본 연구에서는 HEVC로 인코딩된 스트림을 6MHz 대역폭 DVB-T2 시스템을 통해서 전송하는 우리나라 지상파 4K-UHD 실험방송 환경에서, 상용 수신기 3종에 대해서 양시청 최소 신호 대 잡음비(ToV C/N)와 양시청 수신기 최소 입력 전계 레벨(Sensitivity)을 실험실 테스트를 통해서 측정하였다. 26.37Mbps 전송률을 기준으로, ToV 평균 C/N=18.8dB 정도로 측정되었고, 수신기 Sensitivity는 최소 -84.2dBm에서 최대 -80.0dBm으로 측정되었다. 이로부터, 수신기 노이즈 바닥(Floor)은 평균 -100dBm 가량으로 계산되었다.
본 논문에서는 6 Gbps 고속 double data rate(DDR) 인터페이스를 위한 기준 전압 발생기와 선형 등화기를 포함하는 단일 종단 수신기를 제안한다. 제안하는 단일 종단 수신기는 낮은 전압 레벨의 입력 신호에 대해 전압 이득을 증가시키기 위해 공통 게이트 증폭기를 사용한다. 저주파의 이득을 줄이고 고주파 피킹 이득을 발생시키는 연속 시간 선형 등화기가 공통 게이트 증폭기에서의 구현을 위해 제안된다. 또한, 공통 게이트 증폭기의 오프셋 노이즈를 줄임으로 전압이득을 극대화하기 위해 기준 전압 발생기가 구현된다. 제안하는 기준 전압 발생기는 디지털 평준화 기법에 의해 2.1 mV의 해상도로 제어된다. 제안된 단일 종단 수신기는 공급전압 1.2 V의 65 nm CMOS 공정에서 설계되었으며 6 Gbps의 동작속도에서 15 mW의 전력을 소모한다. 설계된 등화기는 저주파에서의 이득 대비 3 GHz 주파수에서의 피킹 이득을 5 dB 이상 증가시킨다.
KSII Transactions on Internet and Information Systems (TIIS)
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제12권3호
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pp.1224-1242
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2018
Aiming at motion analysis and compensation, it is essential to conduct motion detection with images. However, motion detection and tracking from low-altitude images obtained from an unmanned aerial system may pose many challenges due to degraded image quality caused by platform motion, image instability and illumination fluctuation. This research tackles these challenges by proposing a modified joint transform correlation algorithm which includes two preprocessing strategies. In spatial domain, a modified fuzzy edge detection method is proposed for preprocessing the input images. In frequency domain, to eliminate the disturbance of self-correlation items, the cross-correlation items are extracted from joint power spectrum output plane. The effectiveness and accuracy of the algorithm has been tested and evaluated by both simulation and real datasets in this research. The simulation experiments show that the proposed approach can derive satisfactory peaks of cross-correlation and achieve detection accuracy of displacement vectors with no more than 0.03pixel for image pairs with displacement smaller than 20pixels, when addition of image motion blurring in the range of 0~10pixel and 0.002variance of additive Gaussian noise. Moreover,this paper proposes quantitative analysis approach using tri-image pairs from real datasets and the experimental results show that detection accuracy can be achieved with sub-pixel level even if the sampling frequency can only attain 50 frames per second.
JSTS:Journal of Semiconductor Technology and Science
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제6권1호
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pp.52-58
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2006
Single-electron transistor (SET)-based logic cells and SET/FET hybrid integrated circuits have been fabricated on SOI chips. The input-output voltage transfer characteristic of the SET-based complementary logic cell shows an inverting behavior where the output voltage gain is estimated to be about 1.2 at 4.2K. The SET/FET output driver, consisting of one SET and three FETs, yields a high voltage gain of 13 and power amplification with a wide-range output window for driving next circuit. Finally, the SET/FET literal gate for a multi-valued logic cell, comprising of an SET, an FET and a constant-current load, displays a periodic voltage output of high/low level multiple switching with a swing as high as 200mV. The multiple switching functionality of all the fabricated logic circuits could be enhanced by utilizing a side gate incorporated to each SET component to enable the phase control of Coulomb oscillations, which is one of the unique characteristics of the SET-based logic circuits.
본 논문에서는 이중게이트 FET 구조를 이용하여 광대역 하이브리드 믹서를 RF신호와 LO신호를 출력단과 격리하는 저역통과필터와 같이 설계하였다. 저역통과필터는 1.5-5.5GHz에서 RF와 LO신호에 대하여 40dBc의 억압특성을 나타낸다. 이중게이트 FET 믹서는 두 개의 FET를 캐스코드 구조로 연결하여 설계하였으며, 첫번째 FET는 선형영역에서 동작되고 두번째 FET는 포화영역에서 동작한다. 입력매칭은 1.5-5.5GHz에서 높은 변환이득을 갖도록 설계하였다. 설계된 믹서는 IF를 21.4MHz로 고정시키고 0dBm의 국부발진기 전력에서 1.5-5.5GHz 대역에서 7dB이상의 변환이득을 가진다.
본 논문에서는 디지털 방식으로 온도에 의한 왜곡을 보상할 수 있는 사전왜곡제거기 알고리듬을 제안하였다. 사전왜곡제거 알고리듬은 입력레벨에 따른 시스템 비선형 왜곡뿐만 아니라 온도에 따른 왜곡의 보상성분을 산출하여 베이스밴드 영역의 디지털 신호를 사전 왜곡함으로써 발생하는 왜곡을 상쇄시키는 알고리듬이다. 이와 같은 알고리듬의 우수성을 증명하기 위해 Saleh의 고출력 증폭기 모델에 적용하여 컴퓨터 모의실험을 한 결과, 기존의 A&P PD 방식보다 P1dB는 약 0.5dBm 증가하였고, 위상천이는 약 $0.8^{o}$ 감소하였으며, 온도보상 기법을 적용한 사전왜곡제거기 로 증폭기의 PldB를 약 2dBm 개선하였고, 위상천이는 약$0.1^{o}$ 이하로 안정시켰다. 또한 이 증폭기에 UMTS 신호 샘플을 인가 시 온도보상 기법을 적용한 사전왜곡 제거기의 IMD3가 온도보상 기법을 적용하지 않은 경우보다 10dBm 감소하였으며, 왜곡제거기가 없는 신호보다 19dBm 감소시킴으로써 우수한 선형성을 보였다.
This paper describes experimental study and performance improvement of 2 stage Gifford-McMahon (G-M) type pulse tube cryocooler for cryopump. The objective of this study is to improve the efficiency of 2 stage pulse tube cryocooler for substituting 2 stage G-M cryocooler used in cryopump. The target cooling capacities are 5 W at 20 K and 35 W at 80 K for the $1^{st}$ and the $2^{nd}$ stage, respectively. These values are good cooling capacities for vacuum level in medium size ICP 200 cryopump. Design of the 2 stage pulse tube cryocooler is conducted by FZKPTR(Forschungs Zentrum Karlsruhe Pulse Tube Refrigerator) program. In order to improve the performance of 2 stage pulse tube cryocooler, U-type pulse tube cryocooler is fabricated and connecting tubes are minimized for reducing dead volumes and pressure losses. Also, to get larger capacities, orifice valves and double inlet valves are optimized and the compressor of 6 kW is used. On the latest unit, the lowest temperatures of 2 stage pulse tube cryocooler are 42 K ($1^{st}$ stage) and 8.3 K ($2^{nd}$ stage) and the cooling capacities are 40 W at 82.9 K ($1^{st}$ stage) and 10 W at 20.5 K ($2^{nd}$ stage) with 6.0 kW of compressor input power. This pulse tube cryocooler is suited for commercial medium size cryopump. In performance test of cryopump with 2 stage pulse tube cryocooler, pumping speed for gaseous nitrogen is 4,300 L/s and the ultimate vacuum pressure is $7.5{\times}10^{-10}$ mbar.
본 논문에서는 다중 스위치를 이용한 전류모드 벅-부스트 컨버터의 벅-부스트 컨버터를 제안하였다. 제안한 컨버터는 넓은 출력 전압 범위와 높은 전류 레벨에서 높은 전력 변환 효율을 갖기 위해 PWM 제어법을 이용하였다. 제안한 컨버터는 최대 출력전류 300mA, 입력 전압 3.3V, 출력 전압 700mV~12V, 1.5MHz의 스위칭 주파수, 최대효율 90% 갖는다. 또한, dc-dc 컨버터의 신뢰성과 성능을 향상시키기 위해 보호회로를 추가하였다. 그리고 Deep-submicron 공정 기술을 이용한 ESD 보호회로를 제안하였다. 제안된 보호회로는 게이트-기판 바이어싱 기술을 이용하여 낮은 트리거 전압을 구현하였다. 시뮬레이션 결과는 일반적인 ggnmos의 트리거 전압(8.2V) 에 비해 고안된 소자의 트리거 전압은 4.1V 으로 더 낮은 트리거 전압 특성을 나타냈다.
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[게시일 2004년 10월 1일]
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