• 한국통신학회논문지
• /
• 제27권10C호
• /
• pp.963-972
• /
• 2002

DMT 기반의 VDSL 모뎀, OFDM 방식의 DVB 모뎀 등 다중 반송파 변조 시스템에서 핵심 블록으로 사용되는 8192점 FFT/IFFT 프로세서를 설계하였다. 새로운 2단계 수렴 블록 부동점 (two-step convergent block floating-point; TS_CBFP) 스케일링 방법을 제안하여 설계에 적용하였으며, 이를 통해 FFT/IFFT 출력의 신호 대 양자화 잡음 비 (signal-to-quantization-noise ratio; SQNR)가 크게 향상되도록 하였다. 제안된 TS_CBFP 스케일링 방법은 별도의 버퍼 메모리를 사용하지 않아 기존의 방법에 비해 메모리를 약 80% 정도 감소시키며, 따라서 칩 면적과 전력소모를 크게 줄일 수 있다. 입력 10-비트, 내부 데이터와 회전인자 14-비트, 그리고 출력 16-비트로 설계된 8192점 FFT/IFFT 코어는 약 60-㏈의 SQNR 성능을 갖는다. 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과. 약 76,300 게이트와 390K 비트의 RAM, 그리고 39K 비트의 ROM으로 구현되었다. 시뮬레이션 결과, 50-MHzⓐ2.5-V로 안전하게 동작할 것으로 평가되었으며, 8192점 FFT/IFFT 연산에 약 164-$\mu\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어는 Xilinx FPGA에 구현하여 정상 동작함을 확인하였다.

• 한국통신학회논문지
• /
• 제33권4A호
• /
• pp.434-439
• /
• 2008

본 논문은 2세대 위성방송용 표준인 DVB-S2 (Digital Video Broadcasting - Second Generation) 에서 사용하는 대략적 주파수 동기회로를 효율적으로 설계하는 방법을 제안한다. DVB-S2에서 제거해야 하는 대략적인 주파수 오차는 심볼 전송률의 6.25%에 해당하며 심볼 전송률이 25Mspa일 경우 ${\pm}1.5625Mhz$에 달한다. 대략적인 주파수 오차 추정을 위한 데이터 도움방식 (Data-Aided) 의 알고리즘들을 분석하여 L&R (Luise & Reggiannini) 알고리즘이 복잡도와 추정성능 면에서 가장 효율적임을 밝혔다. 그러나 L&R 알고리즘도 여전히 곱셈기와 덧셈기를 다량으로 사용하므로 구현 복잡도가 매우 높다. 본 논문은 버퍼와 멀티플렉서를 이용한 직렬 상관도 연산구조를 제안한다. 제안된 구조는 기존의 구현 방법에 비해 하드웨어 복잡도가 약 92%정도 감소되었다. 제안된 구조는 Xilinx Virtex II FPGA에서 구현되어 검증되었다.

• 방송공학회논문지
• /
• 제19권5호
• /
• pp.726-735
• /
• 2014

최근 초고화질(UHD) 영상시스템의 출현으로 인해 고해상도, 대용량의 4K-UHD급 LCD TV 신호 전송은 높은 해상도와 데이터 확장에 따른 케이블 및 커넥터 수의 증가로 서로 다른 케이블 간의 EMI, 스큐(Skew) 문제로 시스템 구현에 한계가 있다. 차세대 V-by-One HS 인터페이스는 초고해상도 영상처리 IC 및 TCON 간의 새로운 인터페이스 기술로써 600Mbps에서 3.75Gbps의 다양한 데이터 속도로 효율적인 전송이 가능하여 한계를 극복할 수 있다. 본 논문에서는 V-by-One HS IBIS(Input/Output Buffer Information Specification) 모델 시뮬레이션을 통하여 주파수 공진모드의 전압 분포와 PCB 설계 방법을 제안하고 고속영상 신호에 대한 신호 무결성의 검증 방법을 제안하였다.

• 대한전자공학회논문지SD
• /
• 제48권12호
• /
• pp.45-51
• /
• 2011

본 논문에서는 $0.13{\mu}m$ CMOS 공정을 사용하여 800MHz~5.8GHz 대역 내 다양한 무선통신 표준을 포함하는 광대역 저잡음 증폭기(wideband-LNA)를 구현하였다. 저잡음 특성을 개선하기 위하여 제작한 LNA는 두 단으로 구성되었으며, 입력캐스코드 단 및 잡음신호만을 상쇄시키는 출력 버퍼단으로 구성하였다. 또한, 피드백 저항을 이용함으로써, 광대역 임피던스 매칭 효과 및 넓은 대역폭을 구현하였다. 측정결과, 811MHz~5.8GHz의 주파수 응답과 대역폭 내에서 최대 11.7dB의 전력이득 및 2.58~5.11dB의 잡음지수(NF)를 얻었다. 제작한 칩은 $0.7{\times}0.9mm^2$의 면적을 가지며 1.2V의 전원전압에서 12mW의 낮은 전력을 소모 한다.

• 한국통신학회논문지
• /
• 제24권9B호
• /
• pp.1742-1754
• /
• 1999

본 논문에서는 히스토그램 기반의 비트율-왜곡 (R-D) 추정 결과를 이용하여 이웃한 영상들간에 일관된 화질을 제공하는 비트율 제어방식을 제안한다. 히스토그램 기반의 R-D 추정 방식은 부호화에 사용되는 양자화 파라미터(QP)에 따라 한 영상에서 발생하는 비트량과 왜곡을 예측하거나, 역으로 발생하는 비트량이나 왜곡에 대한 QP 값을 예측할 수 있는 수학적 모델을 제공한다. 이 추정 방식의 가장 큰 장점은 추정을 위한 주 연산이 양자화기에 입력되는 DCT 계수에 대한 히스토그램 또는 가중 히스토그램을 구하는 것이므로 계산량이 적은 것이다. 또 실제 비디오 부호화에 적용할 수 있을 만큼 정확하다. 따라서 이 추정 모델을 이용하는 제안된 비트율 제어 방식은 저 지연과 저 복잡도를 요구하는 응용 분야에 적합하고, 정확한 제어를 수행한다. 제안된 비트율 제어방식은 비디오 버퍼 제한 조건을 만족시킴으로써 버퍼의 넘침이나 고갈이 발생하지 않도록 하고, 추가적으로 왜곡 제한에 의하여 이웃한 영상들간에 화질차이가 일정 범위를 벗어나지 않도록 한다. 그리고 하나의 영상에 대하여 하나의 QP를 사용하여 영상 내에서도 일관된 화질을 유지하며, 誰?영상과 비 기준 영상에 대한 버퍼 제한 조건을 차별화함으로써 기준 영상의 화질 열화에 의한 오류 전파를 감소시킨다. 제안된 방식과 MPEG-2의 TM5 (Test Model 5)에서 제안한 비트율 제어 방식의 성능을 비교한 실험으로부터 제안된 방식이 평균 PSNR을 0.521.84 dB 정도 향상시키고, 영상간 그리고 영상 내에서도 일관된 화질을 유지함을 확인하였다.

• 융합신호처리학회논문지
• /
• 제12권4호
• /
• pp.333-340
• /
• 2011

한국천문연구원은 한일상관센터 (Korea-Japan Correlation Center, KJCC)에 2009년부터 한일공동VLBI상관기(Korea-Japan Joint VLBI Correlator, KJJVC)를 설치하여 운영하고 있다. 한일공동VLBI상관기는 한국우주전파관측망(Korean VLBI Network, KVN), VERA(VLBI Exploration of Radio Astrometry), JVN(Japanese VLBI Network) 및 공동 관측망 등에서 관측한 VLBI(Very Long Baseline Interferometer) 데이터를 상관처리하고, 과학적 목적을 위해 관측데이터를 처리하는 전용 계산기로 사용된다. KJJVC는 각 구성시스템 사이의 데이터 입출력 규격으로 VLBI 국제표준인 VSI(VLBI Standard Interface)를 따르고 있다. 특히 관측된 데이터를 상관처리하기 위해 고속재생기인 Mark5B시스템과 동기재생처리장치(Raw VLBI Data Buffer, RVDB) 사이에는 1024 Mbps급으로 데이터가 전송된다. 고속 데이터 전송에 있어 발생하는 전자기 방해 (Electromagnetic Interference, EMI)는 관측데이터의 손실을 야기 시키며, 전송 케이블의 길이가 길수록 손실 발생빈도가 많고, 디지털 데이터 신호의 전압레벨을 감소시켜 데이터 인식 오류를 초래한다. 따라서 본 논문에서는 VSI 규격의 통신에서 발생하는 EMI 잡음 정도를 측정하고, 데이터 손실을 최소화할 수 있는 방법으로 1) RC 필터를 사용한 방법, 2) Microstrip 라인을 이용한 임피던스 매칭, 3) Differential line driver를 이용한 신호 복원 방법 등을 제안하였다. 각 제안방법들의 유효성을 확인하기 위해 제안방법들은 시뮬레이션과 실험적인 구현을 통하여 성능시험을 수행하였으며, 각각의 제안 방법이 VSI 규격의 고속 데이터 전송에 유효함을 확인하였다.

• 한국통신학회논문지
• /
• 제29권1C호
• /
• pp.102-110
• /
• 2004

본 논문에서는 이차원 이산 웨이블릿 변환을 이용한 실시간 영상 압축 및 복원 프로세서의 구조를 제안하고 ASIC(Application specific integrated circuit) 라이브러리를 이용하여 최소의 하드웨어로 구현하였다. 구현된 하드웨어에서 데이터 패스부는 웨이블릿 변환과 역변환을 수행하는 DWT 커널(Kernel)부, 양자화기 및 역양자화기, 허프만 엔코더 및 디코더, 웨이블릿 역변환 시 계수의 덧셈을 수행하는 덧셈기 및 버퍼, 그리고 입출력을 위한 인터페이스와 버퍼로 구성하였다. 제어부는 프로그래밍 레지스터와 명령어를 디코딩하여 제어 신호를 생성하는 주 제어부, 그리고 상태를 외부로 알리는 상태 레지스터로 구성된다. 프로그래밍 조건에 따라서 영상을 압축할 때의 출력은 웨이블릿 계수, 양자화 계수 혹은 양자화 인덱스, 그리고 허프만 코드 중에서 선택하여 발생할 수 있고 영상을 복원할 때의 출력은 허프만 디코딩 결과, 복원된 양자화 계수 그리고 복원된 웨이블릿 계수 중에서 선택하여 발생할 수 있다. 프로그래밍 레지스터는 총 16개로 구성되어 있는데 각각이 한번의 수직 혹은 수평 방향의 웨이블릿 변환을 수행할 수 있고 각각의 레지스터들이 차례대로 동작하기 때문에 4 레벨의 웨이브릿 변환을 한번의 프로그래밍으로 수행가능하다. 구현된 하드웨어는 Hynix 0.35m CMOS 공정의 합성 라이브러리를 가지고 Synopsys 합성툴을 이용하여 게이트 레벨의 네트리스트(Netlist)를 추출하였고 이 네트리스트로부터 Vela 툴을 이용하여 타이밍정보를 추출하였다. 추출된 네트리스트와 타이밍정보(sdf 파일)를 입력으로 하여 NC-Verilog를 이용하여 타이밍 시뮬레이션을 수행하여 구현된 회로를 검증하였다. 또한 Apollo 툴을 이용하여 PNR(Place and route) 및 레이아웃을 수행하였다. 구현된 회로는 약 5만 게이트의 적은 하드웨어 자원을 가지고 최대 80MHz에서 동작 가능하였다.

• 전자공학회논문지
• /
• 제53권5호
• /
• pp.87-97
• /
• 2016

본 논문에서는 시분할 기법을 적용하여 AMOLED 컬럼 구동회로용 DAC의 유효 채널 면적을 최소화한 2단 저항 열 기반의 10비트 DAC를 제안한다. 제안하는 DAC는 시분할 기법 기반의 DEMUX, 6비트 및 4비트의 2단 저항 열 구조를 기반으로 하는 롬 구조의 디코더를 2단계로 사용하여 기존의 디스플레이용 DAC보다 빠른 변환속도를 가지는 동시에 하나의 패널 컬럼 구동을 위한 DAC의 유효 면적을 최소화하였다. 두 번째 단 4비트 저항 열에서는 DAC 채널의 면적과 부하 영향을 줄이는 동시에 버퍼 증폭기로 인한 채널 간 오프셋 부정합을 제거하기 위해 기존의 단위-이득 버퍼 대신 간단한 구조의 전류원으로 대체하였다. 제안하는 1:24 DEMUX는 하나의 클록과 5비트 2진 카운터만을 사용하여, 하나의 DAC 채널이 24개의 컬럼을 순차적으로 구동할 수 있도록 하였다. 각 디스플레이 컬럼을 구동하는 출력 버퍼 입력 단에는 0.9pF의 샘플링 커패시터와 작은 크기의 source follower를 추가하여 top-plate 샘플링 구조를 사용하면서 채널 전하 주입에 의한 영향을 최소화하는 동시에 출력 버퍼의 신호정착 정확도를 향상시켰다. 제안하는 DAC는 $0.18{\mu}m$ CMOS 공정으로 제작하였으며, DAC 출력의 정착 시간은 입력을 '$000_{16}$'에서 '$3FF_{16}$'으로 인가했을 때 62.5ns의 수준을 보인다. 제안하는 DAC 단위 채널의 면적 및 유효 채널 면적은 각각 $0.058mm^2$ 및 $0.002mm^2$이며, 3.3V의 아날로그 및 1.8V의 디지털 전원 전압에서 6.08mW의 전력을 소모한다.

• 대한전자공학회논문지SD
• /
• 제48권12호
• /
• pp.91-96
• /
• 2011

본 논문에서는 전류 모드 동작에 기반한 IEEE 802.15.4 규격을 만족하는 2.4GHz 저전력 직접 변환 송신기를 제안하고 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 제안된 송신기는 디지털-아날로그 변환기, 저역통과 필터, 가변 이득 I/Q 상향 혼합기, 구동 증폭기 및 LO 버퍼를 포함하는 주파수 나누기 2회로로 구성되어 있다. 디지털-아날로그 변환기와 저역통과 필터(LPF), 가변이득 I/Q 상향 혼합기의 트랜스컨덕터 단을 하나의 전류 미러 회로로 합친 간단한 구조를 제안하여 전력 소모를 줄이면서 선형성을 향상할 수 있도록 하였다. 구동 증폭기는 캐스코드 타입의 증폭기로 제어 신호를 이용하여 이득을 조절할 수 있게 하였고, 외부 4.8GHz 신호를 받아 주파수 나누기 2 전류 모드 로직 (CML) 회로를 사용하여 2.4GHz I/Q 차동 LO 신호를 생성하도록 설계하였다. 구현한 송신기는 30dB의 이득 조정 범위를 가지면서 0dBm의 최대 출력 신호에서 33dBc의 LO 누설 성분, 40dBc의 3차 하모닉 성분의 특성을 보이며, 구현한 칩의 면적은 $1.76mm{\times}1.26mm$으로 전력소모는 1.2V 단일 전원 전압으로부터 10.2mW이다.

• 한국통신학회논문지
• /
• 제27권7A호
• /
• pp.683-694
• /
• 2002

본 논문에서는 2D DWT(Discrete Wavelet Transform)를 이용하여 디지털 영상압축기를 FPGA에서 실시간 동작이 가능하도록 설계하였다. 구현된 웨이블릿을 이용한 영상압축기는 필터링을 수행하는 커널부와 양자화 및 허프만 코딩을 수행하는 양자화/허프만 코더부, 외부 메모리와의 인터페이스를 위한 메모리 제어부, A/D 컨버터로부터 영상을 받아들이기 위한 입력 인터페이스부, 불규칙적인 길이의 허브만 코드값을 32비트의 일정길이로 구성하는 출력 인터페이스부, 메모리와 커널사이 데이터를 정렬하는 메모리 커널 버퍼부, PCI와의 연결을 위한 PCI 입/출력부 그리고 그 밖에 타이밍을 맞추기 위한 여러 작은 모듈들로 구성된다. 열방향 읽기 동작을 행방향 읽기 동작으로 수행하기 위한 메모리 사상방식을 사용하여 외부 메모리에 영상을 저장하고 열방향의 수직 필터링 시 효율적으로 데이터를 메모리로부터 읽을 수 있게 한다. 전체적인 동작은 A/D 컨버터의 필드 신호에 동기하여 전체 하드웨어는 필드 단위로 파이프라인 동작을 하고 필드 단위의 동작은 DWT의 웨이블릿 필터링 레벨에 따라서 동작이 구분된다. 구현된 하드웨어는 APEX2KC EP20K600CB652-7의 FPGA 디바이스에서 11119(45%)개의 LAB와 28352(9％)개의 ESB를 사용하여 하나의 FPGA내에 사상될 수 있었고 부가적인 외부 회로의 필요없이 단일 칩으로써 웨이블릿을 이용한 영상압축을 수행할 수 있었다. 또한 33MHz의 속도에서 초당 30 프레임의 영상을 압축할 수 있어 실시간 영상 압축이 가능하였다.