• 전력전자학회논문지
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• 제10권2호
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• pp.138-147
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• 2005

최근 급속도로 발전된 산업분야에서 요구되는 서보 시스템에서의 빠른 응답특성과 고도의 정밀성을 구현하기 위하여 고속의 연산을 수행할 수 있는 DSP(Digital Signal Processor)의 사용이 필수적이다. 그러나 기존의 DSP는 고속의 연산을 주력으로 전동기 제어에 필요한 PWM 게이팅 발생 장치와 엔코더 입력 장치, ADC(Analog to Digital Converter)등의 주변 장치를 포함하지 않았다. 이러한 추가적인 주변회로로 인한 제어 회로의 복잡성과 보드의 대형화 및 생산단가 상승의 요인으로 작용하였다. 따라서 본 논문에서는 연산 능력이 기존의 DSP에 뒤지지 않으며 전동기 제어 주변회로를 포함하고 있는 TMS320F2812 DSP를 사용하여 현재 산업 현장에서 사용되고 있는 SPMSM 서보 시스템을 제어하여 기존 제어기의 주변회로로 인한 문제점을 해결하고자 한다.

• 한국산업융합학회 논문집
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• 제3권1호
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• pp.9-15
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• 2000

This paper presents a implementation of digital motion control system for induction motor vector drives using the 16bit DSP TMS320F240. The DSP controller enable enhanced real time algorithm and cost-effective design of intelligent controllers for motors which can be yield enhanced operation, fewer system components, lower system cost, increased efficiency and high performance. The system presented are speed and current sensing, sine look-up table and generated SVPWM by fully integrated control software. The developed system in a implementation are shown a good speed response and motion control characteristic results, and high performance features in general purposed 2.2[kW] machine. The system can be adapted variform motor drive system.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1999년도 전력전자학술대회 논문집
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• pp.377-381
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• 1999

This paper presents a implementation of digital motion control system for induction motor vector drives using the 16bit DSP TMS320F240. The DSP controller enable enhanced real time algorithm and cost-effective design of intelligent controllers for induction motors which can be yield enhanced operation, fewer system components, lower system cost, increased efficiency and high performance. The system presented are speed and current sensing, sine look-up table and generated SVPWM by fully integrated control software. The developed system in a implementation are shown a good speed response characteristic results and high performance features. The system can be adapted variform motor drive system.

• 한국통신학회논문지
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• 제27권4C호
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• pp.388-397
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• 2002

본 논문에서는 고성능 내장형 프로세서에서 멀티미디어 성능을 효과적으로 향상시킬 수 있는 SIMD-DSP/FPU를 설계하였다. 하드웨어 증가를 최소화하기 위해 기존 연산기의 분할 구조를 제시하였고 면적이 작은 연산기를 제안하였다. 연산기의 공유를 통해 FPU의 하드웨어 면적을 크게 줄였다. 제안된 구조는 HDL로 모델링되고 0.35 $\mu\textrm{m}$ 표준 셀 공정으로 합성되어, 약 십만 등가 게이트의 면적을 갖는 것으로 보고되었으며 최악조건에서 코어 주파수인 50MHz 이상으로 동작하는 것이 예상된다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제34권5호
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• pp.487-501
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• 2007

고성능 다중 이슈 DSP의 하드웨어 리소스 사용률을 높이기 위해서, 제공되는 상용 컴파일러는 일반적으로 반복 모듈로 스케쥴링(Iterative Modulo Scheduling)을 포함하고 있다. 하지만, 통신 및 미디어 처리 응용의 루프에 존재하는 과도한 순환 데이타 의존관계는 모듈로 스케쥴링 자유도를 제한하고 있다. 결과적으로, 멀티 이슈를 위한 DSP의 병렬 기능 유닛들은 완전히 사용되고 있지 못하다. 이러한 하드웨어 리소스 저사용 문제를 해결하기 위하여, 이 논문은 효율적인 모듈로 스케쥴링을 위한 새로운 컴파일러 전처리 기법을 기술하고 있다. 제안하는 전처리 기법은 두 가지로서 클로닝과 디스맨틀링으로 불리우며, 이 두가지 기법들은 StarCore SC140 DSP 컴파일러에 구현하여 검증하였다.

• 반도체디스플레이기술학회지
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• 제3권1호
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• pp.21-26
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• 2004

Recently with the development of power switching device and DSP which has peripheral devices to control AC servo system, the servo technology has met a new development opportunity. Those things make it possible to reduce the time of developing a AC servo system. Fixed point DSP such as TMS320F240x, and TMS320F28x series have a disadvantage in calculating floating number where TMS320C32 or TMS320C31 are floating point DSP. However they usually become a complex hardware system to implement the AC servo system and it increases the cost. In this study, a DSP based AC servo system with a 3-phase PMSM is proposed. The newly produced DSP TMX320F28l2-version C which has the performance of fast speed, 150MIPS, and a rich peripheral interface such as a 12bit high speed AD converter, QEP(Quadrature Encoder Pulse) circuit, PDPINT(Power Drive Protect Interrupt), SVPWM module and dead time module are used. This paper presents a method to overcome fixed point calculating using scaling all parameters. Also space vector pulse width modulation (SVPWM) using off-set voltage and a digital PI control are implemented to the servo system.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.1280-1283
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• 2002

This paper discusses issues in VLSI design and implementation of high performance datapath circuits. Of particular concern will he various types of multiplier and adder, which are fundamental to DSP operations. Performance comparison will be provided in terms of sampling speed, layout area, and in particular, power consumption, with techniques that may be applied to reduce power dissipation also suggested. As an example, a low power, high performance recursive filter achieved through bit-level pipelining technique is illustrated

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.575-580
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• 2003

In this paper, we develop a control hardware such as an FPGA based general purpose controller with a DSP board to solve nonlinear control problems. PID control algorithms are implemented in an FPGA and neural network control algorithms are implemented in a DSP board. PID controllers implemented on an FPGA was designed by using VHDL to achieve high performance and flexibility. By using high capacity of an FPGA, the additional hardware such as an encoder counter and a PWM generator, can be implemented in a single FPGA device. As a result, the noise and power dissipation problems can be minimized and the cost effectiveness can be achieved. In order to show the performance of the developed controller, it was tested for controlling nonlinear systems such as an inverted pendulum.

• 한국컴퓨터산업학회논문지
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• 제9권3호
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• pp.129-136
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• 2008

본 논문은 NTSC 카메라로 부터 획득한 컬러 이미지를 흑백 이미지로 변환하여 영상 경계선 검출 후 Hough 변환을 통하여 영상 기울기를 검출하는 시스템을 고성능 DSP를 이용하여 구현하였다. 검출된 영상 기울기는 서보모터를 제어하여 카메라 지지대를 기울여도 카메라를 반대로 기울여 항상 기울어지지 않는 영상이 얻어지는 시스템을 구현 하였다.

• Journal of Ubiquitous Convergence Technology
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• 제2권1호
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• pp.12-17
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• 2008

In this paper, the 128bit AES block cipher algorithm OCB (Offset Code Book) mode for privacy and authenticity of high speed packet data was efficiently designed in C language level and was optimized to support the required capacity of contents server using high performance DSP. It is known that OCB mode is about two times faster than CBC-MAC mode. As an experimental result, the encryption / decryption speed of the implemented block cipher was 308Mbps, 311 Mbps respectively at 1GHz clock speed, which is 50% faster than a general design with 3.5% more memory usage.