• 한국산학기술학회논문지
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• 제11권8호
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• pp.3076-3082
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• 2010

영상 압축 코덱(Codec)을 활용하여 군 혹은 민간 분야에서 다양한 기술과 제품들이 출시되고 있다. 기존 고성능 PC환경 하에서 영상 압축 코덱의 프로세스는 큰 문제가 되지 않았지만, 제한적인 시스템 자원을 가지는 임베디드 시스템 환경에서는 고해상도의 영상을 고밀도 압축하면서 발생하는 시스템 부하로 인하여 성능 및 활용도가 제한되는 문제가 부각되고 있는 상황이다. 본 논문에서는 임베디드 시스템 환경 상 기존 소프트웨어 알고리즘 형태의 영상 압축 방식에 대한 성능 및 주변 장치 연동 인터페이스 제약에 대한 해결책으로서 하드웨어 방식의 영상 압축코덱성능 최적화, 외부 장치 연동의 편의성 및 확장성을 부각하기 위한 DirectShow 필터 인터페이스화를 제안하였고 검증을 위해 임베디드 시스템을 구현해서 시뮬레이션 하였다.

• 전자공학회논문지
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• 제51권9호
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• pp.103-108
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• 2014

클라우드 컴퓨팅 서비스 환경에서 가상화 기술은 클라우드 컴퓨팅을 위한 필수 요소로 자리잡고 있다. 가상화는 한정된 물리 자원을 공유하므로 가상 머신에 대한 자원 할당 관리는 중요하다. 일련의 작업은 하이퍼바이저에 존재하는 스케줄러에 의해 이루어지는데 특정 가상 머신에 I/O 요청이 집중되는 경우, 기존의 스케줄러는 이에 대한 처리가 미흡하다. 이는 특히, 가상 머신 상에서 소프트웨어 로드 밸런서를 구동시킬 때 두드러진다. 본 논문에서는, 이를 해결하기 위해 가상화 환경에서 동작하는 소프트웨어 로드 밸런서의 성능을 향상시킬 수 있는 구조를 제안한다. 가용 유휴 자원이 존재할 경우, 스케줄러와 소프트웨어 로드 밸런서 간의 통신을 통해 멀티 프로세스로 동작함으로써 유휴 자원을 활용할 수 있도록 한다. 이를 통해 가상 머신에서 할당하는 자원 변경에 의한 오버 헤드 없이 로드 밸런서의 성능을 향상시킬 수 있음을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.125-128
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• 2011

본 논문에서는 한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리즘 HIGHT의 효율적인 하드웨어를 구현하였다. HIGHT 알고리듬은 USN과 RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계 최적화를 하였다. $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• Journal of Power Electronics
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• 제13권5호
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• pp.766-778
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• 2013

The depletion of natural resources and renewable energy sources, such as photovoltaic (PV) energy, has been highlighted for global energy solution. The PV power control unit in the PV power-generation technology requires a high step-up DC-DC converter. The conventional step-up DC-DC converter has low efficiency and limited step-up ratio. To overcome these problems, a novel high step-up DC-DC converter using an isolated switched capacitor cell is proposed. The step-up converter uses the proposed transformer and employs the switched-capacitor cell to enable integration with the boost inductor. The output of the boost converter and isolated switched-capacitor cell are connected in series to obtain high step-up with low turn-on ratio. A hardware prototype with 30 V to 40 V input voltage and 340 V output voltage is implemented to verify the performance of the proposed converter. As an extended version, another novel high step-up isolated switched-capacitor single-ended DC-DC converter integrated with a tapped-inductor (TI) boost converter is proposed. The TI boost converter and isolated-switched-capacitor outputs are connected in series to achieve high step-up. All magnetic components are integrated in a single magnetic core to lower costs. A prototype hardware with 20 V to 40 V input voltage, 340 V output voltage, and 100 W output power is implemented to verify the performance of the proposed converter.

• 한국통신학회논문지
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• 제29권1C호
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• pp.1-8
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• 2004

본 논문에서는 사용 전원이 제한적인 이동통신 기기에 사용되는 터보 복호기의 전력 소모 원인이 되는 반복 복호 횟수를 줄이기 위한 알고리듬을 제안한다. 기존의 반복 횟수를 제어하는 방법의 경우, CRC를 사용하는 방법은 하드웨어 복잡도가 낮은 반면 BER 성능의 감소가 큰 단점이 있으며 LLR을 이용하는 방법은 BER 성능이 임계값에 의존적이며 임계값을 계산하는 추가적인 하드웨어가 필요한 단점이 있다. 제안된 알고리듬은 터보 코드의 우수한 오류 정정 성능을 이용하여 하나의 데이더 프레임에 대한 연속된 두 번의 복호 출력이 동일한 경우 복호를 종료하는 방법으로 간단한 버퍼와 계수기를 이용하여 하드웨어의 부담을 최소화하는 구현이 가능하며 BER 성능의 감소 없이 전력 소모를 줄일 수 있음을 확인하였다. 실험 결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 60% 정도 줄이는 것으로 나타났으며, 반복 복호 횟수의 감소 정도에 비례하여 소모 전력도 절약된다.

• 전기전자학회논문지
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• 제24권2호
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• pp.468-474
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• 2020

IoT, 무선 센서 네트워크와 같이 제한된 자원을 갖는 응용분야의 보안에 적합하도록 개발된 경량 블록 암호 알고리듬 SPECK의 하드웨어 구현에 관해 기술한다. 블록 암호 SPECK 크립토 코어는 8가지의 블록/키 크기를 지원하며, 회로 경량화를 위해 내부 데이터 패스는 16-비트로 설계되었다. 키 초기화 과정을 통해 복호화에 사용될 최종 라운드 키가 미리 생성되어 초기 키와 함께 저장되며, 이를 통해 연속 블록에 대한 암호화/복호화 처리가 가능하도록 하였다. 또한 처리율을 높이기 위해 라운드 연산과 키 스케줄링이 독립적으로 연산되도록 설계하였다. 설계된 SPECK 크립토 코어를 FPGA 검증을 통해 하드웨어 동작을 확인하였으며, Virtex-5 FPGA 디바이스에서 1,503 슬라이스로 구현되었고, 최대 동작 주파수는 98 MHz로 추정되었다. 180 nm 공정으로 합성하는 경우, 최대 동작 주파수는 163 MHz로 추정되었으며, 블록/키 크기에 따라 154 Mbps ~ 238 Mbps의 처리량을 갖는다.

• 한국정밀공학회지
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• 제28권3호
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• pp.339-348
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• 2011

Reconfigurable manufacturing system (RMS), alternatively called changeable manufacturing, is a new manufacturing paradigm designed for rapid change in hardware and software components in order to quickly adjust production capacity and functionality in response to sudden changes in market or in regulatory requirements. Although there has been much progress in hardware components during the last decade, not much work has been done on operational issues of RMS. As one of starting studies on the operational issues, we suggest a framework for the system setup and scheduling problems to cope with the reconfigurability of RMS. System setup, which includes batching, part grouping, and loading, are concerned with the pre-arrangement of parts and tools before the system begins to process, and scheduling is the problem of allocating manufacturing resources over time to perform the operations specified by system setup. The framework consists of 8 scenarios classified by three major factors: order arrival process, part selection process, and tool magazine capacity. Each of the scenarios is explained with its subproblems and their interrelationships.

• 한국멀티미디어학회논문지
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• 제16권4호
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• pp.483-492
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• 2013

SURF는 영상의 특징점을 추출하고 서술자를 생성하는 알고리즘으로 객체인식 및 추적, 파노라마 이미지 생성 등 여러 영상처리 시스템에 응용되고 있다. SURF 알고리즘은 영상의 크기, 회전, 시점 등의 변화에 강인한 특징을 갖지만 복잡하고 반복적인 연산이 많아 실시간 처리가 어렵다. 실제 PC(Pentium, 3.3GHz) 환경에서 1000개 정도의 특징점이 추출되는 VGA($640{\times}480$) 해상도의 영상을 이용하여 실험한 결과 특징점 추출 및 서술자 생성에 총 240ms 이상이 걸려 약 4frame/sec로 실시간 처리가 불가능한 것을 확인하였다. 본 논문에서는 SURF 알고리즘의 메모리 접근 패턴을 분석하여 라인 메모리를 효율적으로 구성해 메모리 사용을 최소화하고 반복적으로 수행되는 연산을 병렬처리 하는 방법으로 하드웨어를 설계하였다. 하드웨어 설계 검증 결과 Xilinx사의 Virtex5LX330 FPGA를 타겟으로 합성 시 101,348LUTs(66%)와 1,367KB의 내부 메모리를 사용하고, 100MHz 동작 클록에서 30 frame/sec로 실시간 처리가 가능함을 볼 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제34권3호
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• pp.113-123
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• 2007

본 논문에서는 $GF(2^m)$상의 고속 타원곡선 암호 프로세서를 제안한다. 제안한 암호 프로세서는 타원곡선 정수 곱셈을 위해 Lopez-Dahab Montgomery 알고리즘을 채택하고， $GF(2^m)$상의 산술 연산을 위해 가우시안 정규 기저(Gaussian Normal Basis: GNB)를 이용한다. 본 논문에서 구현한 타원곡선 암호 프로세서는 m=163을 선택하였으며 NIST(National Institute of Standard and Technology)에서 권고하는 5개의 $GF(2^m)$ 필드 크기 중에서 가장 작은 값으로 GNB 타입 4가 존재한다. 제안한 타원곡선 암호 프로세서는 Host Interface, Data Memory, Instruction Memory, Control로 구성되어 있으며 Xilinx XCV2000E FPGA칩을 이용하여 구현한다. FPGA 구현결과 제안된 타원곡선 암호 프로세서는 기존의 연구결과에 비해 속도에서 약 2.6배의 성능 향상을 보이며 훨씬 낮은 하드웨어 복잡도를 가진다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.279-284
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• 2003

본 논문에서는 Montgomery 알고리즘을 기반으로 시스톨릭 어레이 구조를 이용한 효율적인 Radix-4 모듈러 곱셈기 구조를 제안한다. 제안된 알고리즘을 이용하여 모듈러 곱셈을 위한 반복의 수가 감소되었으며, 따라서 n-비트의 모듈러 곱셈을 수행하기 위하여 (3/2)n+2 클럭이 소요된다. 그러나 하드웨어의 이용도를 감안할 때 두 개의 곱셈에 대한 중첩(interleaving) 연산이 가능하며, 가장 빠른 시기에 새로운 곱셈을 시작한다면 하나의 모듈러 곱셈을 수행하기 위하여 평균 n/2 클럭이 필요하다. 제안된 구조는 시스톨릭 어레이 구조의 잇점으로 규칙성과 확장성을 갖기 때문에 효율적인 VLSI 구조로 설계하기가 용이하다. 기존의 다른 구조들과 비교하여 볼 때 제안된 구조는 상대적으로 적은 하드웨어들을 사용하여 높은 수행 속도를 보여주었다.