• 한국정보통신학회논문지
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• 제25권6호
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• pp.813-818
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• 2021

본 논문에서는 기존 CIE1931 색역 변환 알고리즘의 최적화된 하드웨어 구현 방법을 제안한다. 안개제거 알고리즘의 후처리 방법 중 비교적 연산량이 적은 기존 알고리즘은 연산 과정에서 Split multiplier를 사용한 큰 비트의 계산으로 하드웨어 자원 소모량이 크다는 단점이 있다. 제안하는 알고리즘은 기존 알고리즘의 미리 정의된 2번의 행렬 곱셈 연산을 하나로 줄임으로써 연산량 감소, 하드웨어 소형화를 실현하였고, Split multiplier 연산을 최적화시킴으로써 탑재하기에 더욱 효율적인 하드웨어를 구현하였다. 하드웨어는 Verilog HDL 언어로 설계하였고, Xilinx Vivado 프로그램을 이용한 논리합성 결과를 비교하여 4K 표준 환경에서 실시간 처리가 가능한 성능을 확인하였다. 또한, 2가지 FPGA에서의 탑재 결과를 통해 제안하는 하드웨어의 성능을 검증하였다.

• ETRI Journal
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• 제31권5호
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• pp.545-553
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• 2009

String matching is a fundamental element of an important category of modern packet processing applications which involve scanning the content flowing through a network for thousands of strings at the line rate. To keep pace with high network speeds, specialized hardware-based solutions are needed which should be efficient enough to maintain scalability in terms of speed and the number of strings. In this paper, a novel architecture based upon a recently proposed data structure called the Bloomier filter is proposed which can successfully support scalability. The Bloomier filter is a compact data structure for encoding arbitrary functions, and it supports approximate evaluation queries. By eliminating the Bloomier filter's false positives in a space efficient way, a simple yet powerful exact string matching architecture is proposed that can handle several thousand strings at high rates and is amenable to on-chip realization. The proposed scheme is implemented in reconfigurable hardware and we compare it with existing solutions. The results show that the proposed approach achieves better performance compared to other existing architectures measured in terms of throughput per logic cells per character as a metric.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.37-44
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• 2000

본 논문에서는 실시간 데이터 압축을 위한 Lempel-Ziv 압축기의 효과적인 하드웨어 구조를 제안한다. 일반적으로 Lempel-Ziv 알고리즘의 구현에서는 matching 바이트 탐색과 dictionary 버퍼의 누적된 shift 동작이 처리 속도에 가장 중요한 문제이다. 제안하는 구조에서는 dictionary 크기를 최적화하는 방법과 복수개의 바이트를 동시에 비교하는 matching 바이트 처리 방법, 그리고 회전 FIEO 구조를 이용하여 shift 동작 제어 방법을 이용함으로써 효과적인 Lempel-Ziv 알고리즘의 처리 구조를 제안하였다. 제안된 구조는 상용 DSP를 사용하여 하드웨어적으로 정확하게 동작함을 검증하였으며, VHDL로 기술한 후 회로 합성을 수행하여 상용 FPGA 칩에 구현하였다. 제안된 구조는 시스템 클락 33㎒, 비트율 256Kbps 전용선에서 오류 없이 동작함을 확인하였다.

• 한국통신학회논문지
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• 제35권4A호
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• pp.371-376
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• 2010

본 논문은 유럽형 위성 방송 표준인 DVB-S2(Digital Video Broadcasting via satellite, Second Generation) 에 적용 가능한 위상-구역을 이용한 효율적인 소프트-결정방식 디매퍼 회로를 제안한다. 매우 낮은 SNR 채널 환경에서 안정적인 성능을 달성하고 하드웨어 자원을 효율적으로 사용하기 위하여 본 논문에서는 위상 비교를 위한 비교기와 메모리를 이용한 간단한 소프트-결정방식 디매퍼를 제안한다. 제안한 구조는 소프트 결정방식 디매퍼의 연산 및 비교횟수를 현저히 줄이면서 DVB-S2 표준의 성능을 만족하는 동시에 하드웨어 구조를 약 81%감소시킬 수 있다. 또한 R&$S^{(R)}$SFU (Rohde&Schwarz SFU-K108) 방송 송신 테스트 장비를 이용하여 본 제안된 구조를 구현하여 FPGA 수신 테스트보드에서 시제품 형태로 검증하였다.

• Journal of Information Processing Systems
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• 제15권2호
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• pp.374-385
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• 2019

This paper presents an optimal implementation of a Daubechies-based pipelined discrete wavelet packet transform (DWPT) processor using finite impulse response (FIR) filter banks. The feed-forward pipelined (FFP) architecture is exploited for implementation of the DWPT on the field-programmable gate array (FPGA). The proposed DWPT is based on an efficient transpose form structure, thereby reducing its computational complexity by half of the system. Moreover, the efficiency of the design is further improved by using a canonical-signed digit-based binary expression (CSDBE) and advanced functional sharing (AFS) methods. In this work, the AFS technique is proposed to optimize the convolution of FIR filter banks for DWPT decomposition, which reduces the hardware resource utilization by not requiring any embedded digital signal processing (DSP) blocks. The proposed AFS and CSDBE-based DWPT system is embedded on the Virtex-7 FPGA board for testing. The proposed design is implemented as an intellectual property (IP) logic core that can easily be integrated into DSP systems for sub-band analysis. The achieved results conclude that the proposed method is very efficient in improving hardware resource utilization while maintaining accuracy of the result of DWPT.

• 한국인공지능학회지
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• 제11권1호
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• pp.17-24
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• 2023

With the continuous growth in the amount of data collected and analyzed, deep learning has become increasingly popular for extracting meaningful insights from various fields. However, hardware limitations pose a challenge for achieving meaningful results with limited data. To address this challenge, this paper proposes an algorithm that leverages the characteristics of convolutional neural networks (CNNs) to reduce the size of image datasets by 20% through smoothing and shrinking the size of images using color elements. The proposed algorithm reduces the learning time and, as a result, the computational load on hardware. The experiments conducted in this study show that the proposed method achieves effective learning with similar or slightly higher accuracy than the original dataset while reducing computational and time costs. This color-centric dataset construction method using image smoothing techniques can lead to more efficient learning on CNNs. This method can be applied in various applications, such as image classification and recognition, and can contribute to more efficient and cost-effective deep learning. This paper presents a promising approach to reducing the computational load and time costs associated with deep learning and provides meaningful results with limited data, enabling them to apply deep learning to a broader range of applications.

• 한국산학기술학회논문지
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• 제17권11호
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• pp.20-25
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• 2016

본 논문에서는 고해상도 영상의 효과적인 처리를 위한 블록 버퍼 기반의 저 복잡도 무손실 프레임 메모리 (frame memory) 압축 방법을 제안한다. 제안하는 압축 방법은 공간적 상관도를 제거하기 위하여 블록단위 MHT (modified Hadamard transform)를 사용하고, 엔트로피 부호화를 위하여 AGR (adaptive Golomb-Rice) 부호화 기법을 적용하여 저 복잡도 무손실 압축 및 효과적인 하드웨어 구현을 달성한다. MHT는 가산기와 1비트 오른쪽 시프트(1-bit right shift) 연산만으로 구성되어 있고, AGR은 별도의 메모리 공간 및 메모리 접근 동작(memory access operation)을 포함하지 않아 저 복잡도 구현이 용이하다. 기존의 저 복잡도 무손실 압축 방법과 비교하여 제안한 알고리즘은 압축률 측면에서 우수한 성능을 나타내고, 기존 코덱(codec)의 구조를 크게 수정하지 않으면서 화질의 열화없이 하드웨어 장치에 적용될 수 있음을 다양한 영상에 대한 실험 및 복잡도 분석을 통해 보인다. 또한 제안한 방법은 메모리 접근 동작을 필요로 하지 않아 하드웨어 구현을 위한 비용을 최소화 할 수 있어, Fill HD급 이상의 고해상도 영상을 효과적으로 처리하는데 유용하다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.59-68
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• 2002

본 논문에서는 블록 효과(blocking effect)가 없고, 압축성능 또한 높아 영상압축을 포함한 여러 응용 분야에서 널리 사용되고 있는 2차원 이산 웨이블렛 변환(DWT, Discrete Wavelet Transform) 필터를 설계하였다. 필터로는 4개의 필터 탭을 갖는 Two-channel QMF(Quadrature Mirror Filter) PR(Perfect Reconstruction) Lattice 필터를 사용하였다. 제안된 DWT 아키텍쳐는 단순하지만 효과적인 스케줄링 기법을 이용하여 설계되어 최소의 하드웨어(곱셈기, 덧셈기, 레지스터 등)로 구성되었고, 이 아키텍쳐에 두 개의 연속적인 입력이 동시에 제공되면 효율적으로 2차원 DWT를 수행함을 보였다. 제안된 아키텍쳐는 RTL 레벨 시뮬레이션을 통해 검증되었고, 100% 하드웨어 이용도(utilization)를 나타낸다. 다른 연구 결과들과 비교하였을 때 최소의 하드웨어를 사용하여 상대적으로 높은 수행능력을 보였다. 효과적인 메모리 매핑 방법과 그를 위한 주소 발생 방법이 제안되었으며, 고정 소수점 연산 시에 발생하는 에러를 분석하여 적절한 양자화 비트를 결정하기 위한 다양한 시뮬레이션과 성능이 분석되었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권6호
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• pp.696-702
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• 2001

본 논문에서는 DES 보다 암호학적 강도가 뛰어난 것으로 알려져 있는 IDEA 알고리즘에서 가장 많은 계산량이 요구되는 모듈러 2$^{16}$ +1에 대한 곱셈의 역원 연산을 페르마의 소정리를 응용하여 IEDA의 처리 속도를 향상시키는 방법을 제안한다. 본 논문에서 제안하고 있는 페르마 소정리를 응용한 모듈러 2$^{16}$ +1에 대한 곱셈의 역원 연산 방식은 기존의 확장 유클리드 알고리즘을 적용한 방식보다 필요한 연산 횟수를 약 50%정도 감소시킨다. 제안한 곱셈의 역원 방식을 적용하여 단일 라운드 반복 구조로 설계한 IDEA 하드웨어의 최대 동작 주파수는 20 MHz이고 게이트 수는 118,774 gate이며 처리 속도는 116 Mbits/sec이다. 동일한 단일 라운드 반복 구조로 설계된 H.Bonnenberg에 의한 기존의 연구보다 처리속도가 약 2배정도 빠르다. 이것은 본 논문에서 제안한 모듈러 2$^{16}$ +1에 대한 곱셈의 역원 연산 방식이 속도면에서 효율적임을 나타내고 있다.

• 한국정보통신학회논문지
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• 제19권7호
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• pp.1608-1616
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• 2015

128/192/256-비트의 마스터키 길이를 지원하는 경량 블록암호 알고리듬 LEA-128/192/256의 효율적인 하드웨어 설계를 기술한다. 저면적, 저전력 LEA 프로세서 구현을 위해 세 가지 마스터키 길이에 대한 암호/복호 키 스케줄링의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 또한, 키 스케줄러의 병렬 레지스터 구조와 새로운 동작방식을 고안하여 키 스케줄링에 소요되는 클록 수를 감소시켰으며, 이를 통해 암호/복호 동작속도를 20~30% 향상시켰다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 113 MHz 클록으로 동작하여 마스터키 길이 128/192/256-비트 모드에서 각각 181/162/109 Mbps의 성능을 갖는 것으로 평가 되었다.