• 대한전기학회논문지
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• 제45권3호
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• pp.444-450
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• 1996

A digital hardware architecture for artificial neural network with learning capability is described in this paper. It is a modified hardware architecture known as HANNIBAL(Hardware Architecture for Neural Networks Implementing Back propagation Algorithm Learning). For implementing an efficient neural network hardware, we analyzed various type of multiplier which is major function block of neuro-processor cell. With this result, we design a efficient digital neural network hardware using serial/parallel multiplier, and test the operation. We also analyze the hardware efficiency with logic level simulation. (author). refs., figs., tabs.

• 한국통신학회논문지
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• 제22권3호
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• pp.454-468
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• 1997

This paper presents a bitwidth optimization algorithm for efficient hardware sharing in digital signal processing system. The proposed algorithm determines the fixed-point representation for each signal through bitwidth optimization to generate the hardware requiring less area. To reduce the operator area, the algorithm partitions the abstract operations in the design description into several groups, such that the operations in the same group can share an operator. The partitioning result are fed to a high-level synthesis system to generate the pipelined fixed-point datapaths. The proposed algorithm has been implemented in SODAS-DSP an automatic synthesis system for fixed-point DSP hardware. Accepting the models of DSP algorithms in schematics, the system automatically generates the fixed-point datapath and controller satisfying the design constraints in area, speed, and SNR(Signal-to-Noise Ratio). Experimental results show that the efficiency of the proposed algorithm by generates the area-efficient DSP hardwares satisfying performance constraints.

• 전기전자학회논문지
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• 제15권1호
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• pp.10-14
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• 2011

In this paper, we present an efficient hardware architecture of unrolling image mapper of catadioptric omnidirectional imaging systems. The catadioptric omnidirectional imaging systems generate images of 360 degrees of view and need to be transformed into panorama images in rectangular coordinate. In most application, it has to perform the panorama unrolling in real-time and at low-cost, especially for high-resolution images. The proposed hardware architecture adopts a software/hardware cooperative structure and employs several optimization schemes using look-up-table(LUT) of coordinate conversion. To avoid the on-line division operation caused by the coordinate transformation algorithm, the proposed architecture has the LUT which has pre-computed division factors. And then, the amount of memory used by the LUT is reduced to 1/4 by using symmetrical characteristic compared with the conventional architecture. Experimental results show that the proposed hardware architecture achieves an effective real-time performance and lower implementation cost, and it can be applied to other kinds of catadioptric omnidirectional imaging systems.

• 한국통신학회논문지
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• 제30권8B호
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• pp.541-548
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• 2005

인터넷에서의 통신량이 증가함에 따라서 라우터의 고속 패킷 처리가 요구되며 IP 주소검색 이 라우터의 성능에 커다란 영향을 미친다. 인덱스 방식의 테이블을 사용하는 이전의 하드웨어 기반 IP 주소 검색 방법은 라우팅 프리픽스의 희소 분포로 인해서 메모리를 효율적으로 사용하지 못하여 메모리 요구량을 줄이는 데에 한계가 있다. 본 논문에서는 이전 방식보다 적은 양의 메모리를 가지고도 같은 IP주소 검색 속도를 제공하는 집합연관 IP 주소 검색 방식을 제안한다. 제안된 방식은 NHA 엔트리에 프리픽스와 다음경로 정보를 함께 저장하며 목적지 IP 주소를 연관 집합의 8개의 엔트리와 동시에 비교하여 일치하는 프리픽스를 찾도록 한다. 제안된 방식의 메모리 요구량은 Lin의 방식에 비해서 반 이하로 감소하여 효율적인 하드웨어 기반 If 주소 검색방식임을 입증하였다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 호남수학학술지
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• 제29권3호
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• pp.415-425
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• 2007

The normal basis has the advantage that the result of squaring an element is simply the right cyclic shift of its coordinates in hardware implementation over finite fields. In particular, the optimal normal basis is the most efficient to hardware implementation over finite fields. In this paper, we propose an efficient parallel architecture which transforms the Gaussian normal basis multiplication in GF($2^m$) into the type-I optimal normal basis multiplication in GF($2^{mk}$), which is based on the palindromic representation of polynomials.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.466-468
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• 2002

본 논문은 새로운 무어 머신을 복제하는 진화 하드웨어를 제안하였다. 제안된 진화 하드웨어는 FPGA 상에서 효과적인 파이프라인, 병렬처리와 Handshaking을 구현했다. 유전자 알고리즘은 다양한 응용 분야의 NP 문제를 해결하는 방법으로 알려져 있으나 긴 계산 시간이 요구되기 때문에 하드웨어 유전자 알고리즘이 최근 관심사가 되고 있다. 기존의 하드웨어 유전자 알고리즘은 고정 길이의 염색체를 사용하지만 제안된 진화 하드웨어는 가변 길이의 염색체를 사용한다. 실험 결과는 제안된 진화 하드웨어가 무어 머신을 복제하는데 있어 적합함을 알 수 있다.

• 한국정보통신학회논문지
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• 제6권5호
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• pp.718-723
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• 2002

본 논문은 무어 머신을 복제하는 새로운 진화 하드웨어를 제안하였다. 제안된 진화 하드웨어는 FPGA 상에서 효과적인 파이프라인, 병렬처리와 Handshaking을 구현했다. 유전자 알고리즘은 다양한 응용 분야의 NP 문제를 해결하는 방법으로 알려져 있으나 긴 계산 시간이 요구되기 때문에 하드웨어 유전자 알고리즘이 최근 관심사가 되고 있다. 기존의 하드웨어 유전자 알고리즘은 고정 길이의 염색체를 사용하지만 제안된 진화 하드웨어는 가변 길이의 염색체를 사용한다. 실험 결과는 제안된 진화 하드웨어가 무어 머신을 복제하는데 있어 적합함을 알 수 있다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.

• 한국CDE학회논문집
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• 제8권2호
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• pp.65-74
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• 2003

For virtual reality, virtual manufacturing system, or simulation based design, we need to visualize very large and complex 3D models which are comprising of very large number of polygons. To overcome the limited hardware performance and to attain smooth realtime visualization, there have been many researches about algorithms which reduce the number of polygons to be processed by graphics hardware. One of these algorithms, occlusion culling is a method of rejecting the objects which are not visible because they are occluded by other objects, and then passing only the visible objects to graphics hardware. Existing occlusion culling algorithms have some shortcomings such as the required long preprocessing time, the limitation of occluder shape, or the need for special hardware implementation. In this study, an efficient occlusion culling algorithm is proposed. The proposed algorithm reads and analyzes Z-buffer of graphics hardware using Microsoft DirectX, and then determines each object's visibility. This proposed algorithm can speed up visualization by reading Z-buffer using DirectX which can access hardware directly compared to OpenGL, by reading only the region to which each object is projected instead of reading the whole Z-Buffer, and the proposed algorithm can perform more exact visibility test by using simplified model instead of using bounding box. For evaluation, the proposed algorithm was applied to very large polygonal models. And smooth realtime visualization was attained.