• 한국정보통신학회논문지
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• 제15권1호
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• pp.63-70
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• 2011

본 논문에서는 KASUMI 암호화 알고리즘을 하드웨어로 구현하였다. 이는 ASIC이나 코어-기반 설계와 같은 여러 응용분야에 적합하도록 범용적으로 구현하였다. 또한 기밀성 알고리즘과 무결성 알고리즘을 모두 수행할 수 있도록 설계하였으며, 파이프라인 구조를 사용하여 높은 동작 주파수에서도 구동될 수 있도록 하였다. 본 논문에서 설계한 하드웨어를 Altera사의 EPXA10F1020C1을 타겟으로 구현한 결과 최대 동작 주파수 36.35MHz에서 안정적으로 동작함을 확인하였다. 따라서 구현된 하드웨어는 현재 중요한 문제로 대두되고 있는 종단간(end-to-end) 보안에 대한 좋은 해결책으로 유용하게 사용될 수 있을 것으로 생각된다.

• Journal of Information Processing Systems
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• 제15권6호
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• pp.1406-1421
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• 2019

The Internet-of-Things (IoT) has been deployed in almost every facet of our day to day activities. This is made possible because sensing and data collection devices have been given computing and communication capabilities. The devices implement System-on-Chips (SoCs) that incorporate a lot of functionalities, yet they are severely constrained in terms of memory capacitance, hardware area, and power consumption. With the increase in the functionalities of sensing devices, there is a need for low-cost synthesizable processors to handle control, interfacing, and error processing. The first step in selecting a synthesizable processor core for low-cost devices is to examine the hardware resource utilization to make sure that it fulfills the requirements of the device. This paper gives an analysis of the hardware resource usage of ten synthesizable processors that implement the Reduced Instruction Set Computer Five (RISC-V) Instruction Set Architecture (ISA). All the ten processors are synthesized using Vivado v2018.02. The maximum frequency, area, and power reports are extracted and a comparison is made to determine which processor is ideal for low-cost hardware devices.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.466-468
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• 2002

본 논문은 새로운 무어 머신을 복제하는 진화 하드웨어를 제안하였다. 제안된 진화 하드웨어는 FPGA 상에서 효과적인 파이프라인, 병렬처리와 Handshaking을 구현했다. 유전자 알고리즘은 다양한 응용 분야의 NP 문제를 해결하는 방법으로 알려져 있으나 긴 계산 시간이 요구되기 때문에 하드웨어 유전자 알고리즘이 최근 관심사가 되고 있다. 기존의 하드웨어 유전자 알고리즘은 고정 길이의 염색체를 사용하지만 제안된 진화 하드웨어는 가변 길이의 염색체를 사용한다. 실험 결과는 제안된 진화 하드웨어가 무어 머신을 복제하는데 있어 적합함을 알 수 있다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1553-1557
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• 2004

임베디드 하드웨어 유전자 알고리즘을 위한 실시간 처리 시스템을 설계하였다. 제안된 시스템은 유전자 알고리즘의 기본 모듈인 selection, crossover, 및 mutation과 evaluation을 병행적으로 동작시키기 위해서 이중 프로세서로 구현하였다. 구현된 시스템은 두개의 Xscale 프로세서와 진화 하드웨어가 내장된 FPGA 로 구성되었다. 또한 본 시스템은 유전자 알고리즘의 기본 모듈 수행이 두 개의 프로세서에 자동으로 균등 배분되는 구조를 지니고 있어, 유전자 알고리즘 처리의 효율성을 극대화 할 수 있다. 제안된 임베디드 하드웨어 유전자 알고리즘 처리 시스템은 임베디드 리눅스 운영체제에서 수행되며 진화 하드웨어에서 실시간으로 처리된다. 또한 제안된 이중 프로세서의 각 프로세서 모듈은 동일한 구조로 가지고 있으므로 여러 개의 모듈을 직렬 연결하여 빠른 하드웨어 유전자 알고리즘 실시간 처리에 그대로 사용될 수 있다.

• ETRI Journal
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• 제33권4호
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• pp.611-620
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• 2011

Since card-type one-time password (OTP) generators became available, power and area consumption has been one of the main issues of hardware OTPs. Because relatively smaller batteries and smaller chip areas are available for this type of OTP compared to existing token-type OTPs, it is necessary to implement power-efficient and compact dedicated OTP hardware modules. In this paper, we design and implement a low-power small-area hardware OTP generator based on the Advanced Encryption Standard (AES). First, we implement a prototype AES hardware module using a 350 nm process to verify the effectiveness of our optimization techniques for the SubBytes transform and data storage. Next, we apply the optimized AES to a real-world OTP hardware module which is implemented using a 180 nm process. Our experimental results show the power consumption of our OTP module using the new AES implementation is only 49.4% and 15.0% of those of an HOTP and software-based OTP, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.157-169
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• 2013

Scale Invariant Feature Transform (SIFT) generates image features widely used to match objects in different images. Previous work on hardware-based SIFT implementation requires excessive internal memory and hardware logic [1]. In this paper, a new hardware organization is proposed to implement SIFT with less memory and hardware cost than the previous work. To this end, a parallel Gaussian filter bank is adopted to eliminate the buffers that store intermediate results because parallel operations allow all intermediate results available at the same time. Furthermore, the processing order is changed from the raster-scan order to the block-by-block order so that the line buffer size storing the source image is also reduced. These techniques trade the reduction of memory size with a slight increase of the execution time and external memory bandwidth. As a result, the memory size is reduced by 94.4%. The proposed hardware for SIFT implementation includes the Descriptor generation block, which is omitted in the previous work [1]. The addition of the hardwired descriptor generation improves the computation speed by about 30 times when compared with the previous work.

• 한국정보통신학회논문지
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• 제6권5호
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• pp.718-723
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• 2002

본 논문은 무어 머신을 복제하는 새로운 진화 하드웨어를 제안하였다. 제안된 진화 하드웨어는 FPGA 상에서 효과적인 파이프라인, 병렬처리와 Handshaking을 구현했다. 유전자 알고리즘은 다양한 응용 분야의 NP 문제를 해결하는 방법으로 알려져 있으나 긴 계산 시간이 요구되기 때문에 하드웨어 유전자 알고리즘이 최근 관심사가 되고 있다. 기존의 하드웨어 유전자 알고리즘은 고정 길이의 염색체를 사용하지만 제안된 진화 하드웨어는 가변 길이의 염색체를 사용한다. 실험 결과는 제안된 진화 하드웨어가 무어 머신을 복제하는데 있어 적합함을 알 수 있다.

• 한국안전학회지
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• 제34권1호
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• pp.21-26
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• 2019

This paper is purposed to develop hardware for controlling abnormal temperature that can occur environment and component itself in PCS. In order to be purpose, the hardware which is four part(sensing, PLC, monitoring and output) keep detecting temperature for critical components of PCS and can control the abnormal temperature. Apply to the hardware, it is selected to PV power generation facilities of 20 kW in Cheong-ju city and measured the data for one year in 2017. Through the temperature data, it is found critical components of four(discharge resistance, DC capacitor, IGBT, DSP board) and entered the setting value for operating the fan. The setting values for operating the fan are up to $130^{\circ}C$ in discharge resistance, $60^{\circ}C$ in DC capacitor, $55^{\circ}C$ in IGBT and DSP board. The hardware is installed at the same PCS(20 kW in Cheong-ju city) in 2018 and the power generation output is analyzed for the five days with the highest atmospheric temperature(Clear day) in July and August in 2017 and 2018 years. Therefore, the power generation output of the PV system with hardware increased up to 4 kWh.

• 한국정보과학회논문지:소프트웨어및응용
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• 제37권4호
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• pp.323-339
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• 2010

임베디드 시스템은 오늘날 우리 일상에서 널리 사용되고 있고 그 중요성은 더욱 증대되고 있다. 이에 비례하여 임베디드 시스템의 복잡도와 이를 개발하려는 노력 또한 더욱 더 증가하고 있다. 하드웨어와 소프트웨어로 구성되어 있는 임베디드 시스템의 이질적인 특성은 시스템 개발 및 통합 시에 에러를 야기하는 주원인이 된다. 그 중에서도, 하드웨어와 소프트웨어 간의 인터페이스에서 발생하는 에러가 시스템 에러의 13%를 차지하고 있으며 이 비율은 더욱 증가하는 추세이다. 우리는 하드웨어와 소프트웨어 동시설계를 위한 실제적인 인터페이스 동시 검증 기법을 제안하고 이를 지원하는 도구를 구현하였다. 먼저, 이 논문은 하드웨어와 소프트웨어간의 상호작용을 기술할 수 있는 인터페이스 명세를 정의한다. 이 명세 방법은 하드웨어와 소프트웨어 서로간의 특성을 잘 표현할 수 있고, 소프트웨어 명세로부터 하드웨어 명세로의 변환이 가능하여 전체 시스템이 소프트웨어의 입장에서 기술될 수 있도록 한다. 둘째, 작성된 하드웨어 설계와 소프트웨어 설계에 대해 명시된 인터페이스의 의미대로 동작하는지를 검증하는 기법을 제시한다. 주어진 명세로부터 소프트웨어의 동작을 가정하고 이를 하드웨어 설계로 모델링하여 하드웨어 인터페이스에 대한 모델검증을 수행하고, 그 후 소프트웨어의 동작에 대해 검증을 수행하는 가정-보증 추론(assume-guarantee reasoning) 방식의 검증을 수행한다. 마지막으로 기존의 검증 연구들이 저수준의 인터페이스를 추상화하여 현실적 적용이 힘들었던 반면 우리는 디바이스 API, 디바이스 드라이버, 디바이스 컨트롤러 등의 저수준의 인터페이스 코드들을 자동으로 생성하여 검증된 하드웨어와 소프트웨어 코드가 바로 통합되어 시스템을 구축할 수 있는 실제적인 해결책을 제시한다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1997년도 한국자동제어학술회의논문집; 한국전력공사 서울연수원; 17-18 Oct. 1997
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• pp.1334-1337
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• 1997

A spacecraft attitude control ground hardware simulator development is discussed in the paper. The simulator is called KT/KARI HILSSAT(Hardware-In-the Loop Simulator Single Axis Testbed), and the main structure consists of a single axis bearing and a satellite main body model on the bearing. The single axis tabel as ans experimental hardware simulator that evaluates performance and applicability of a satellite before evolving and/or confirming a mew or and old control logic used in the KOREASAT is developed. Attitude control of spaceraft by using reaction wheel is performed.