• International Journal of Aeronautical and Space Sciences
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• 제17권2호
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• pp.232-239
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• 2016

Recently, in order to increase the efficiency and mission success rate of UAVs (Unmanned Aerial Vehicles), the necessity for formation flights is increased. In general, GPS (Global Positioning System) is used to obtain the relative position of leader with respect to follower in formation flight. However, it can't be utilized in environment where GPS jamming may occur or communication is impossible. Therefore, in this study, monocular vision is used for measuring relative position. General PC-based vision processing systems has larger size than embedded systems and is hard to install on small vehicles. Thus FPGA-based processing board is used to make our system small and compact. The processing system is divided into two blocks, PL(Programmable Logic) and PS(Processing system). PL is consisted of many parallel logic arrays and it can handle large amount of data fast, and it is designed in hardware-wise. PS is consisted of conventional processing unit like ARM processor in hardware-wise and sequential processing algorithm is installed on it. Consequentially HW/SW co-designed FPGA system is used for processing input images and measuring a relative 3D position of the leader, and this system showed RMSE accuracy of 0.42 cm ~ 0.51 cm.

• 한국항공우주학회지
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• 제46권11호
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• pp.969-973
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• 2018

항공전자 비행운용프로그램은 임무컴퓨터에서 실행되면서 각종 항전장비와의 연동을 통해 운용된다. 비행운용프로그램을 검증하기 위해서는 임무컴퓨터와 연동하는 실장비가 탑재된 SIL 또는 STE가 필수적이나 일반적으로 특정 항공기 체계개발 시 사용되는 SIL은 OFP 개발 일정과 상당 부분 중첩되므로 OFP 개발과정 후반부 또는 SW 통합 시점에 SIL이 개발자에게 제공되며 개발과정 중 개발자가 SW를 검증하기 위한 도구가 제공되지 않는 경우가 많다. 대부분의 경우 SIL은 한 세트만 제작하기 때문에 다수의 개발자가 하나의 SIL을 이용해서 SW 검증을 해야 하므로 시험단계에서 병목현상이 발생할 수밖에 없어 개발 일정 준수에 위험요소로 작용한다. 본 논문에서는 실장비가 탑재된 SIL 또는 STE 대신 개발자 PC와 임무컴퓨터만을 이용하여 OFP 기능을 검증할 수 있는 STE SW 설계에 대해 기술한다.

• Journal of information and communication convergence engineering
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• 제6권4호
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• pp.376-382
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• 2008

Developing highly cost-efficient and reliable embedded systems demands hardware/software co-design and co-simulation due to fast TTM and verification issues. So, it is essential that Platform-Based SoC design methodology be used for enhanced reusability. This paper addresses a reusable SoC platform based on OpenCores soft processor with reconfigurable architectures for hardware/software codesign methodology. The platform includes a OpenRISC microprocessor, some basic peripherals and WISHBONE bus and it uses the set of development environment including compiler, assembler, and debugger. The platform is very flexible due to easy configuration through a system configuration file and is reliable because all designed SoC and IPs are verified in the various test environments. Also the platform is prototyped using the Xilinx Spartan3 FPGA development board and is implemented to a single chip using the Magnachip cell library based on $0.18{\mu}m$ 1-poly 6-metal technology.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.38-49
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• 2006

본 논문에서는 SoC를 검증 및 테스트하기 위한 새로운 개념의 칩을 제안하고 이를 SwToC(System with Test on a Chip)라 명명한다. SwToC는 SoC의 임베디드 프로세서에 재구성 가능한 로직을 추가하여 칩의 물리적인 결함을 테스트할 수 있을 뿐만 아니라 기존의 기법으로는 수행이 어려웠던 테스트 단계에서의 디자인 검증이 가능하도록 한 칩을 말한다. 제안한 개념의 칩은 고속 검증이 가능하며 테스트를 위해 많은 비용이 소모되는 ATE 가 불필요한 장점을 갖고 있다. 제안한 칩의 디자인 검증 및 테스트 기능을 평가하기 위하여 임베디드 프로세서가 내장된 상용 FPGA를 이용하여 SwToC를 구현하였으며, 구현 결과 제안한 칩의 실현 가능성을 확인하였고 적은 비용의 단말기를 통한 테스트가 가능함은 물론 기존의 검증기법에 비해 고속 검증이 가능함을 확인하였다.

• 한국음향학회지
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• 제25권2호
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• pp.61-71
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• 2006

MP3 부호화 칩을 하드웨어와 소프트웨어 Co-design 개념을 이용하여 설계하고 칩으로 제작하였다. 소프트웨어적인 측면에서 MP3 부호화과정에서 계산량이 가장 많은 distortion control loop를 scale factor pre-calculation을 통하여 계산량을 $67\%$까지 줄였다. 하드웨어적인 측면에서 고속연산이 가능한 32비트 부동소수점 DSP 코어와 Fn (Fast Fourier Transform) 블록의 하드웨어 구현을 통하여 계산량을 줄였다. 설계된 칩을 하드웨어 에뮬레이션을 통하여 검증한 후 0.25um CMOS 공정을 이용하여 제작하였다. 제작된 칩의 크기는 $6.2{\time}6.2mm^2$이었으며, 제작된 칩은 테스트 보드상에서 정성적 정량적인 측면에서 정상적으로 동작하는 것을 확인하였다.

• Journal of information and communication convergence engineering
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• 제7권3호
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• pp.399-403
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• 2009

In IEEE 802.15.1 (Bluetooth) Ad-hoc networks, the frequency is resolved by the specific part of the digits of the Device clock and the Bluetooth address of the Master device in a given piconet. The piconet performs a fast frequency hopping scheme over 79 carriers of 1-MHz bandwidth. Since there is no coordination between different piconets, packet collisions may occur if two piconets are located near one another. In this paper, we proposed a software/hardware co-design of an adaptive frequency decision mechanism so that more than two different kinds of wireless devices can stay connected without frequency collision. Suggested method was implemented with C program and HDL (Hardware Description Language) and automatically synthesized and laid out. The adaptive frequency hopping circuit was implemented in a prototype and showed its operation at 24MHz correctly.

• 중소기업융합학회논문지
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• 제4권1호
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• pp.31-39
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• 2014

PID 오토 튜닝 컨트롤러는 퍼지 논리를 통해 설계되었다. 이러한 오류 및 오류 파생 의견으로 일반적인 값은 발견적 표현으로 변경, 그들은 퍼지 및 defuzzification 과정을 통해 PID 이득을 결정했다. 퍼지 절차 및 PID 제어기 설계는 개별적으로 간주하고, 그것들을 혼합하고, 분석 하였다. 퍼지 논리에 의해 획득 자동 조정 PID 컨트롤러는 3 차 플랜트 제어 이하의 능력을 보여 주었다. 또한 설계된 자동 동조 방식으로 추적 문제를 참조하는 데 적용한다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.50-61
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• 2010

최근 SoC 가 주목받으면서 검증이 더욱 중요해졌다. SoC 설계 추세는 구조 및 RTL(Register Transistor Logic) 레벨의 HW(Hardware) 설계 및 내장형 프로세서에서 수행 될 SW(Software) 개발을 동시에 진행하는 HW/SW 통합 설계이다. 테크놀로지가 DSM(Deep-Submicron)으로 가면서 SoC 내부 상태를 확인하는 것은 매우 어려운 일이 되었다. 이와 같은 이유 때문에 SoC 디버거는 매우 어려운 분야이며 디버깅에 매우 많은 시간이 소모된다. 즉 신뢰성이 있는 디버거 개발이 필요하다. 본 논문에서는 JTAG을 기반으로 하는 하드웨어 디버거 OCD를 개발하였다. OCD는 Core-A를 대상으로 하여 개발 된 것이다. 개발된 OCD는 Core-A에 내장하여 SW 디버거와 연동하여 검증까지 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A에 내장한 OCD는 약 14.7%의 오버헤드를 보이며 OCD의 2% gate count를 차지하는 DCU를 수정함으로써 다른 프로세서에도 쉽게 적용할 수 있는 디버거 유닛으로 사용할 수 있다.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.333-340
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• 2017

In this paper, we describe HW/SW co-optimizations for reconfigurable application specific instruction-set processors (ASIPs). Based on our previous very long instruction word (VLIW) ASIP, the proposed framework realizes various forward error-correction (FEC) algorithms for wireless communication systems. In order to enhance the energy efficiency, we newly introduce several design methodologies including high-radix algorithms, task-level out-of-order executions, and intensive resource allocations with loop-level rescheduling. The case study on the radix-4 turbo decoding shows that the proposed techniques improve the energy efficiency by 3.7 times compared to the previous architecture.