• 한국정보통신학회논문지
• /
• 제9권8호
• /
• pp.1735-1740
• /
• 2005

SoC 설계에서는 많은 수의 IP 들이 하나의 칩에 집적되며 이들은 각각 서로 다른 주파수로 동작해야 가장 효율적으로 동작할 수 있다. 이러한 IP들을 연결하기 위해서는 비동기 클럭 동작 사이에 버퍼 역할을 할 수 있는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 유효 비트 방식의 비동기 FIFO를 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계와 비교 평가한다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 춘계학술대회
• /
• pp.779-782
• /
• 2013

오늘날 우리 생활에 영상이나 이미지는 우리 실생활에 아주 밀접하게 연관되어 있다. 카메라, 휴대폰, TV, 영상 및 이미지 관련 기기들이 증가하고 이로 인해 영상이나 이미지 관련 서비스의 기술적인 요소들이 중요시되고 있다. 이러한 영상에서 기본적으로 사용하는 압축방식인 DCT는 직교 변환 방식의 국제 표준으로써, 정지 이미지나 동영상의 압축 파일등에서 사용된다. DCT(Discrete Cosine Transform) 알고리즘은 음성 및 영상 압축 등 많은 디지털 신호처리 분야에서 사용되고 있다. 본 논문에서는 WMV의 $4{\times}4$, $4{\times}8$,$8{\times}4$, $8{\times}8$ 4가지 모드에 대해 DCT를 지원할 수 있도록 C언어를 통해 상위 수준의 검증을 수행하고, 이를 HDL을 사용하여 코딩하고, Modelsim SE6.1을 사용해 회로 검증하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
• /
• 제3권3호
• /
• pp.73-80
• /
• 2014

본 논문에서는 이벤트구동 HDL 시뮬레이션에서 시뮬레이션 실행 시간 단축을 위한 인크리멘탈 시뮬레이션 방법을 제시한다. 일반적으로 시뮬레이션 과정은 일련의 반복적인 설계수정들과 동반되어 반복적으로 일어난다. 인크리멘탈 시뮬레이션은 이와같은 반복적인 시뮬레이션에서 설계수정 전의 시뮬레이션 결과를 이용하여서 설계수정 후에 진행되는 시뮬레이션의 수행 시간을 단축할 수 있는 효과적인 시뮬레이션 방법이다. 본 논문에서 제안된 인크리멘탈 시뮬레이션 방법의 유용함은 다양한 실제 디자인들에 적용한 실험을 통하여 확인할 수 있었다.

• 융합신호처리학회 학술대회논문집
• /
• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
• /
• pp.241-244
• /
• 2000

본 논문에서는 HDL을 이용하여 간략형 8-bit 프로세서를 설계하였다. 본 논문에서 설계한 8-bit 프로세서는 3가지의 주소 지정 방법으로 19개의 명령어를 수행하며, 256Kbyte의 메모리와 IR, PC, SP, Y, MA, MD, AC, IN, OUT의 레지스터를 가지고 있다. 설계된 간략형 8-bit 프로세서를 시뮬레이션을 통하여 작동 검증하였고 FPGA 칩상에 합성하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.1038-1041
• /
• 2005

현재 SoC 설계에 사용되는 많은 IP들은 대부분 이들이 연결되는 버스 클럭과 주파수가 서로 다른 클럭을 사용하며 이를 위해서는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 레지스터 기반의 비동기 FIFO를 유효비트를 사용하여 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계 방식과 비교 평가한다.

• 전기전자학회논문지
• /
• 제22권4호
• /
• pp.896-900
• /
• 2018

전통적으로 CRC 하드웨어는 선형 되먹임 시프트 레지스터를 이용하여 한 클럭 싸이클 당 하나의 비트를 처리하는 직렬 처리 방식을 사용하였다. 최근 다양한 응용 시스템에서 빠른 데이터 처리를 요구하면서 이를 만족시키기 위하여 다양한 병렬화 기법들이 제안되었고, Look-Ahead 병렬화 기법이 짧은 최대 경로 지연을 가지는 장점 덕분에 가장 널리 적용된다. 하지만 Look-Ahead 병렬 하드웨어의 경우 각 레지스터 값과 입력 데이터의 이동에 대하여 예측을 하여야 하기 때문에 직렬 하드웨어 대비 HDL 코드의 작성이 복잡하다. 따라서 본 논문에서는 다양한 CRC 다항식과 병렬화 계수를 지원할 수 있는 Look-Ahead 기반의 CRC 병렬화 하드웨어 생성기를 제안한다. 생성된 HDL 코드의 합성 결과를 분석함으로써 제안된 생성기의 활용 가능성을 판단한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 1999년도 하계종합학술대회 논문집
• /
• pp.753-756
• /
• 1999

In this research we designed and synthesized an effective Synchronous DRAM controller for Interleaved Column Mode Access with VHDL. When target device was ALTERA CPLD MA$\times$712 105 logic cells were used. The result of the simulation at 66MHz clock operation, the clock-to-output time t$_{co}$ was 4.5㎱ and the SDRAM controller was in good working order.r. good working order.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 춘계학술대회
• /
• pp.588-591
• /
• 2012

인터넷 사용량의 증가와 네트워크 망 기술의 발달로 인해 데이터는 대용량화 되어지는 반면 휴대기기는 고속화와 소형화가 되어 지면서 직렬 포트를 이용한 외부 장치들과 데이터 송 수신이 가능한 인터페이스가 요구되고 있다. 본 논문에서는 16바이트의 버퍼링을 제공하는 UART 인터페이스를 HDL로 설계하여 내부 모듈과 외부 장치들 간의 데이터 전송이 가능하도록 하였고, Modelsim 6.1로 시뮬레이션 하였다.

• 한국컴퓨터정보학회논문지
• /
• 제7권4호
• /
• pp.89-93
• /
• 2002

본 논문에서는 32비트 DSP에 사용 가능한 ALU를 설계하였다. 이 ALU는 32비트 연산을 기본 단위로 하고 있으며 5단 파이프라인 중에서 execution 단계에 해당된다. ALU에서 지원하는 기능은 덧셈, 뺄셈, 나눗셈과 같은 산술연산, AND, XOR과 같은 논리연산, 그리고 쉬프트 등이다. 기능별로 여러 기능 블록을 사용하지 않는 대신 몇 개의 기능 블록만을 만들고, 회로 동작이 이 기능 블록들을 공유하도록 설계하였으며, ALU를 설계하기 위해 각 기능 블록을 HDL로 기술하여 시뮬레이션을 수행하였다. 이ALU는 32 비트 DSP에 사용 가능하도록 설계되었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
• /
• pp.59-62
• /
• 2003

The purpose of this paper is to present how to implement Segment_LCD display using SoC design. The SoC design is achieved by using an ARM_based Excalibur device. The Excalibur device offers an outstanding embedded development platform with ARM922T and FPA. The design in the Excailbur device uses the embedded AR띤 Processor core and the AMBA high-performance bus (AHH) to write to a memory-mapped slave peripheral in the FPGA portion of the device. Here, Segment_LCD is one kind of memory-mapped slave peripherals. In order to Implement the Segment_LCD display based on SoC design, four steps are fellowed. At first, IP modules are made by using Verilog HDL. Secondly, the ARM processor of the Excalibur is programmed using C in ADS (ARM Developer Suite). And in the third step, the whole system is simulated and verified. At last, modules are downloaded to SoCMaster kit. Both Quartus II software and ModelSim5.5e software are the key software tools during the design.