• 대한전자공학회논문지SD
• /
• 제43권10호
• /
• pp.45-53
• /
• 2006

본 논문에서는, H.264/AVC의 블록현상 제거필터의 병렬 하드웨어 구조를 제안한다. 블록현상 제거필터는 H.264/AVC에 있어서 고화질을 보장해주고 있지만, 높은 연산량을 필요로 하기 때문에 임베디드 환경에서는 하드웨어 구현이 필수적이다. 본 논문에서는 실시간 영상 처리를 위해 2개의 1-D 필터를 적용하고, Dual-port SRAM을 사용한 병렬 하드웨어 구조를 적용하였다. 구현된 하드웨어 구조는 Verilog-HDL로 나타내고 Synopsys Design Compiler와 Hynix 0.25um CMOS Cell Library를 이용하여 합성하였다. 구현된 크기는 27.3k의 하드웨어 로직 리소스를 사용하고(내부 SRAM 제외) 최대 동작 주파수는 약 100Mhz가 되었다. 제안한 병렬 구조는 하나의 매크로블록을 처리하는데 258클록이 소요되며, 이는 HD 1080P(1920화소${\times}$1080화소) 의 영상을 초당 47.8프레임으로 처리가 가능함을 말한다. 이는 하드웨어 기반의 H.264/AVC 실시간 부/복호화 시스템에 적합한 구조임을 보여준다.

• 정보처리학회논문지A
• /
• 제15A권1호
• /
• pp.61-68
• /
• 2008

본 논문에서는 MPEG-2, MPEG-4, H.264/AVC 및 VC-1 코덱 표준을 동시에 지원하는 멀티 포맷 비디오 복호기 (MFD)의 설계 방법을 제안한다. 제안하는 MFD는 디지털-TV SoC 에 필요한 고사양의 고화질급 비디오 처리를 목표로 하였다. 리스크 프로세서, 온칩 메모리 및 주변 회로 등의 크기가 큰 공용 자원들을 공유하여 크기를 최소화 하였다. 또한, 코덱 별로 추가 및 제거가 용이한 분리 가능한 구조를 사용하였다. 이러한 구조는 이미 설계되고 검증된 코덱의 안정성의 유지를 용이하게 해준다. 설계된 MFD는 65nm 공정에서 크기가 약 2.4M 게이트 이며, 동작속도는 225MHz이다. 본 논문에서 제안한 MFD는 현재까지 알려진 MFD 중 최고 성능인 고화질급(1080p@30fps) 이상의 비디오 디코딩을 지원하며, 가장 많은 종류의 비디오 코덱 표준을 지원한다.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송공학회 2011년도 하계학술대회
• /
• pp.192-195
• /
• 2011

본 논문에서는 JCT-VC(Joint Collaboration Team on Video Coding)에서 표준화가 진행 중인 HEVC(High Efficiency Video Coding)의 Test Model 인 HM1.0과 현재 디지털 방송, 통신, 저장 매체 등 다양한 응용 분야에 사용되고 있는 범용 비디오 코덱들 간의 객관적, 주관적 측면에서의 부호화 성능을 비교한다. 이를 통해 HEVC의 현재 성능 수준에 대한 평가 결과를 보이고, 활용 가능성에 대해 결론을 맺는다. 비교 대상 코덱으로는 H.264/AVC 표준의 S/W 기반인 VideoLAN Project의 x264와 MPEG-2 표준으로 Harmonic사의 H/W기반의 최신형 실시간 인코더인 Electra8000을 사용하였다. 총 5개의 HD(1920x1080)영상에 대한 객관적 성능 비교 결과, HM1.0이 x264 대비 평균 44.93%의 BD-rate 감소와 평균 1.65%의 BD-PSNR 증가를 보였고, Electra8000에 대해서도 월등히 높은 성능차를 보였다. 주관적 화질 비교 결과 동일 PSNR 조건하에서 HM1.0이 범용 비디오 코덱들보다 주관적 화질이 유사하거나 좀 더 나음을 보였다.

• ETRI Journal
• /
• 제31권6호
• /
• pp.784-794
• /
• 2009

We present a full HD (1080p) H.264/AVC High Profile hardware encoder based on fast motion estimation (ME). Most processing cycles are occupied with ME and use external memory access to fetch samples, which degrades the performance of the encoder. A novel approach to fast ME which uses shared multibank memory can solve these problems. The proposed pixel subsampling ME algorithm is suitable for fast motion vector searches for high-quality resolution images. The proposed algorithm achieves an 87.5% reduction of computational complexity compared with the full search algorithm in the JM reference software, while sustaining the video quality without any conspicuous PSNR loss. The usage amount of shared multibank memory between the coarse ME and fine ME blocks is 93.6%, which saves external memory access cycles and speeds up ME. It is feasible to perform the algorithm at a 270 MHz clock speed for 30 frame/s real-time full HD encoding. Its total gate count is 872k, and internal SRAM size is 41.8 kB.

• 대한전자공학회논문지SD
• /
• 제45권11호
• /
• pp.77-82
• /
• 2008

H.264는 ITU-T와 ISO/IEC의 최신 동영상 압축 코덱 규격으로 MPEG-2보다 2배 이상의 압축률과 고화질로 최근 그 적용 영역을 급격히 넓혀 가고 있다. H.264는 QVGA급의 작은 영상부터 HD 크기의 넓은 영상까지 다양하게 적용되므로 응용 분야에 따라 그 구조가 달라진다. 본 논문에서는 H.264 복호기의 인트라 예측기에 대해 응용 분야에 따라 구조를 쉽게 확장할 수 있는 스케일러블(scalable) 구조를 제안하고 이 구조에 따라 인트라 예측기를 설계하여 동작과 성능을 검증하였다. 제안된 구조는 인트라 예측기 내부의 연산기 수를 $1{\sim}4$개까지 변화시키면서 성능을 4배까지 향상시킬 수 있다. 또한 효율적인 버퍼 관리를 통해 메모리 접근을 최소화 하여 전력 소모를 줄였다 제안된 인트라 예측기는 Verilog-HDL을 이용하여 설계하고 FPGA상에서 동작을 검증하였다. 이를 바탕으로 연산기 수에 따른 인트라 예측기의 성능을 분석하였다.

• 전자통신동향분석
• /
• 제21권1호통권97호
• /
• pp.25-34
• /
• 2006

H. 264 비디오 표준은 2005년 현재, MPEG-2를 대체하는 새로운 비디오 표준으로서세계 각국에서 신 개념 멀티미디어 서비스의 기본 기술로서 채택이 유력시 되고 있다.한국에서는 DMB 서비스를 위한 기본 비디오 기술로서 알려져 있는 H. 264는 미국 및유럽 등에서는 차세대 HD 서비스를 위한 비디오 코덱으로 받아 들여지고 있으며 HD급 H. 264 시스템 기술 경쟁이 날로 치열해지고 있는 상황이다. 본 논문에서는 HD급고화질 H. 264 기술에 대한 소개와 발전 동향을 설명하고 ETRI에서 독자 개발한 HD급H. 264 부호화기와 복호화기의 소개 및 성능에 대하여 소개하고자 한다.

• 전자통신동향분석
• /
• 제23권1호통권109호
• /
• pp.54-64
• /
• 2008

H.264 비디오 표준은 2005년 현재, MPEG-2를 대체하는 새로운 비디오 표준으로서 세계 각국에서 신 개념 멀티미디어 서비스의 기본 기술로서 채택이 유력시 되고 있다. 한국에서 DMB 서비스를 위한 기본 비디오 기술로서 알려져 있는 H.264는 미국 및 유럽 등에서는 차세대 HD 서비스를 위한 비디오 코덱으로 받아 들여지고 있으며 HD급 H.264 시스템 기술 경쟁이 날로 치열해지고 있는 상황이다. 본 논문에서는 HD급 H.264 기반 멀티미디어 시스템 기술에 대한 소개와 발전 동향을 설명하고 ETRI에서 독자 개발한 HD급 H.264 부호화기, 복호화기의 소개 및 성능에 대하여 소개하고자 한다.

• 한국정보통신학회논문지
• /
• 제16권1호
• /
• pp.119-126
• /
• 2012

H.264/AVC는 부호화되는 잉여 데이터의 유형에 따라 3개의 변환을 사용할 수 있다. $4{\times}4$ DCT 변환은 항상 수행되며, $16{\times}16$ 인트라 모드인 경우에는 추가적으로 휘도 DC 계수에는 $4{\times}4$ 하다마드 변환을 수행하고, 색체 DC 계수에는 $2{\times}2$ 하다마드 변환을 수행한다. 변환 코딩을 완료한 이후에 한층 더한 데이터 압축을 위해 양자화가 수행된다. 본 논문에서는 H.264/AVC에 중요한 역할을 하는 DCT 변환, 하다마드 변환 및 양자화에 대한 하드웨어적인 구현에 대해 연구하였다. 특히 파이프라인 기법을 적용하여 33클럭의 대기지연시간 이후에는 매 클럭 당 1개의 양자화된 결과를 출력할 수 있는 아키텍쳐를 제안하였다. 제안한 아키텍쳐는 Verilog HDL로 코딩되고, Xilinx 7.1i ISE툴을 사용하여 합성하고 검증하였다. 합성 결과 SPARTAN3S-1000 디바이스에서 동작 주파수는 106MHz이다. $1920{\times}1080$ HD 영상 프레임의 경우 최대 33프레임을 처리할 수 있다.

• 대한전자공학회논문지SD
• /
• 제47권12호
• /
• pp.48-54
• /
• 2010

본 논문은 H.264 비디오 코덱에 적용할 수 있는 고성능 정수화소 움직임 예측 회로 구조에 대해 설명한다. 전역 탐색 알고리즘은 모든 가능한 블록에 대해 확인하기 때문에 가장 좋은 결과를 보장한다. 그러나 전역 탐색 알고리즘은 많은 양의 연산과 데이터를 요구한다. 연산 노력을 줄이기 위해 많은 고속 탐색 알고리즘들이 제안되었다. 고속 탐색 알고리즘들의 단점은 데이터 접근이 불규칙하고 데이터 재사용이 어려운 것이다. 본 논문에서는 고성능 움직임 예측을 위하여 효율적인 정수화소 움직임 예측 알고리즘을 제안하고 있으며, 이를 구현하기 위한 처리 속도가 높고 외부 메모리 사용을 줄일 수 있는 회로 구조를 제안한다. 제안한 회로는 7가지 종류의 가변 블록 크기를 지원하면 41개 움직임 벡터를 생성한다. 구현된 고성능 움직임 예측 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다. 130nm CMOS 표준 셀 라이브러리로 합성된 회로는 1초에 139.8장의 1080HD ($1,920{\times}1,088$) 영상을 처리할 수 있고 H.264 5.1 레벨까지 지원 가능하다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2008년도 하계종합학술대회
• /
• pp.409-410
• /
• 2008

This paper presents nonlinear and parallel design for synchronous pipelining in IP-based H.264 decoder implementation. Since H.264 decoder includes the dataflow of feedback loop, the data dependency requires one NOP stage per pipelining latency to drop the throughput into 1/2. Further, it is found that, in execution time, the stage scheduled for MC is more occupied than that for CAVLD/ITQ/DF. The less efficient stage would be improved by nonlinear scheduling, while the fully-utilized stage could be accelerated by parallel scheduling of IP. The optimization yields 3 nonlinear {CAVLD&ITQ}|3 parallel (MC/IP&Rec.)| 3 nonlinear {DF} pipelined architecture for IP-based H.264 decoder. In experiments, the nonlinear and parallel pipelined H.264 decoder, including existing IPs, could deal with full HD video at 41.86MHz, in real time processing.