• 방송공학회논문지
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• 제3권1호
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• pp.85-92
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• 1998

동영상 부호화에서 블록 정합 움직임 추정 기법은 움직임 추정 기법으로 가장 많이 쓰이고 있는 방법이다. 이 논문에서는 블록 정합 움직임 추정 기법의 하나로 최근에 제안된 공간적 상관 관계와 계층적 탐색방법을 이용한 고속 움직임 추정 알고리즘의 구현에 적합한 VLSI 구조를 제안한다. 제안된 구조는 systolic array에 바탕을 둔 탐색 기본 단위와 두 개의 shift register array등으로 이루어지며 수평/수직 -32~+31 화소 크기의 탐색을 수행한다. 이 때 탐색 기본 단위는 반복하여 사용하게 함으로써 게이트 수를 최소화하였다. 탐색 기본 단위의 구조로는 전역 탐색을 수행할 수 있는 기존의 여러 가지 systolic array 들이 사용 가능하며, 그 선택에 따라 칩의 크기와 속도 사이의 절충이 가능하다. 본 논문에서는 PE(processing element)의 개수를 줄여 전체적인 칩 사이즈를 줄이는데 중점을 두고 탐색 기본 단위의 구조를 결정하였다. 제안된 구조를 이용하면 $352{\times}288$ 크기의 영상, 탐색 영역 수평/수직 -32~+31 화소에 대해서 클럭 주파수가 35MHz일 때 최대 30Hz까지 실시간 처리를 할 수 있는 움직임 추정 칩을 20,000 게이트 이하로 구현할 수 있다. 더 높은 전송률의 입력 영상($720{\times}480$, 30Hz)에 적용할 경우에는 단순히 PE 개수를 늘리 구조를 탐색 기본 단위로 선택함으로써 실시간 구현이 가능하다.

• 한국콘텐츠학회논문지
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• 제17권1호
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• pp.50-57
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• 2017

본 논문은 대전도시철도 개통 이후 내부자료 통계분석을 통해 열차지연 원인과 문제점을 살펴보고 고위험군의 위험도를 평가하여 위험도 지수 심각도와 위험도를 측정하였다. 측정방법으로는 위험도 관리방법인 risk matrix($5{\times}5$)를 적용하여 위험도 등급을 산정하였으며, 결과에 따른 안전수준과 허용수준 범위를 분석하였다. 그 결과 차량분야가 가장 위험도가 심각하고, 다음으로 기계설비분야가 위험도를 내재하고 있는 것으로 나타났다. 특히 차량의 출입문장치결함으로 인한 출입문고장과 열차신호 및 제어장치는 심각도도 높지만, 빈도수가 매우 잦아 추가적인 사고 잠재성을 보이고 있다. 기계설비 분야의 PSD결함도 PSD의 안전문 개폐불량이 가장 위험한 것으로 나타났으며, PSD의 오취급 및 PSD의 유리파손 등도 위험도를 내포하고 있는 것으로 나타났다. 본 연구는 이러한 위험도를 내재하고 있는 사고의 빈도수를 경감하고, 심각도를 낮춰서 위험도를 예방할 수 있는 방안을 예측하여 미리 선제적으로 대비할 수 있는 분석결과를 제시함으로써 안전한 도시철도운영으로 이용자의 교통편익에 기여할 것으로 기대된다.

• 한국정보통신학회논문지
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• 제21권3호
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• pp.594-600
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• 2017

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 전역탐색 기반의 움직임추정 알고리즘과 이에 적합한 하드웨어 구조를 제안한다. HEVC 화면 간 예측에서의 움직임추정은 시간적 중복성을 제거하기 위하여 보간 된 참조 픽쳐에서 현재 PU와 상관도가 높은 예측 블록을 탐색하는 과정으로 전역탐색 알고리즘과 고속탐색 알고리즘을 이용한다. 전역 탐색 기법은 주어진 탐색 영역내의 모든 후보 블록에 대하여 움직임을 예측하기 때문에 최적의 결과를 보장하지만 연산량 및 연산시간이 많은 단점을 지닌다. 그러므로 본 논문에서는 Inter Prediction의 연산량 및 연산시간을 줄이기 위해 전역탐색에서 SAD연산을 재사용하여 연산복잡도를 줄이는 새로운 알고리즘을 제안하고 이에 적합한 하드웨어 구조를 제안한다. 제안된 알고리즘은 HEVC 표준 소프트웨어 HM16.12에 적용하여 검증한 결과 기존 전역탐색 알고리즘보다 연산시간은 61%, BDBitrate는 11.81% 감소하였고, BDPSNR은 약 0.5% 증가하였다. 또한 하드웨어설계 결과 최대 동작주파수는 255 Mhz, 총 게이트 수는 65.1K 이다.

• Transactions on Electrical and Electronic Materials
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• 제6권4호
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• pp.154-158
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• 2005

Organic molecules have many properties that make them attractive for electronic applications. We have been examining the progress of memory cell by using molecular-scale switch to give an example of the application using both nano scale components and Si-technology. In this study, molecular electronic devices were fabricated with amino style derivatives as redox-active component. This molecule is amphiphilic to allow monolayer formation by the Langmuir-Blodgett (LB) method and then this LB monolayer is inserted between two metal electrodes. According to the current-voltage (I-V) characteristics, it was found that the devices show remarkable hysteresis behavior and can be used as memory devices at ambient conditions, when aluminum oxide layer was existed on bottom electrode. The diode-like characteristics were measured only, when Pt layer was existed as bottom electrode. It was also found that this metal layer interacts with organic molecules and acts as a protecting layer, when thin Ti layer was inserted between the organic molecular layer and Al top electrode. These electrical properties of the devices may be applicable to active components for the memory and/or logic gates in the future.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.31-40
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• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.34-40
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• 2010

본 논문에서는 H.264/AVC에서 구문 요소의 저장 공간을 줄인 효율적인 CABAC 부호화기를 제안하였다. 제안하는 구조는 모든 블록을 하드웨어 기반으로 설계하여 프로세서에 의존하지 않고 빠른 처리가 가능하다. 또한 CABAC 부호화기의 문맥 모델러에서는 문맥 모델을 유도하기 위해 이웃 블록의 데이터가 필요한데 이웃 블록 데이터를 가공하지 않은 상태로 전부 저장하게 된다면 메모리 용량이 비효율적으로 커지게 된다. 따라서 본 논문에서는 이웃 블록 데이터를 효율적으로 저장하여 메모리 크기를 감소시키는 방법을 사용한다. 제안하는 CABAC 부호화기는 0.18um 표준 셀 라이브러리를 이용하여 합성한 결과 35,463 게이트의 면적을 사용하였으며, 최대 180MHz까지 동작이 가능하고 입력 심벌 당 소요되는 사이클 수는 약 1에 가깝다.

• 한국항해항만학회지
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• 제38권6호
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• pp.645-653
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• 2014

A Bridge Navigational Watch Alarm System (hereafter 'BNWAS') is to monitor and detect if an officer of watch(hereafter 'OOW') keeps a sharp lookout on the bridge. The careless lookout of an OOW could lead to marine accidents. For this reason on June 5th, 2009, IMO decided that a ship is equipped with a BNWAS. However, an existing BNWAS gives the OOW a lot of inconvenience and stress in its operation. It requires that the OOW should press reset buttons to confirm their alert watch on the bridge at every three to twelve minute. Many OOWs have complained that at some circumstances they cannot focus on their bridge activities including watch-keeping due to a lots of resetting inputs of BNWAS. Accordingly, IMO has allowed the use of a motion sensor as a resetting device. The motion sensor detects the movements of human body on the bridge and subsequently sends reset signals directly to BNWAS automatically. As a result, OOWs can work uninterrupted. However, some of classification societies and flag authorities have a slightly different stance on the use of motion sensor as a resetting method for BNWAS. The reason is that the motion sensor may trigger false reset signals caused by the motion of objects on the bridge, especially a slight movement such as toss and turn of human body which can extend the period of careless watch. As a basic study to minimize the false reset signals, this paper proposes a simple configuration of BNWAS, which consists of only three motion sensors associated with 'AND' and 'OR' logic gates. Additionally, several considerations are also proposed for the implementation of motion sensors. This study found that the proposed configuration which consists of three motion sensors is better than an existing one by reducing false reset signals caused by a slight movement of human body in one's sleep. The proposed configuration in this paper filters false reset signals and is simple to be implemented on existing vessels. In addition, it can be easily installed just by a basic electrical knowledge.

• 한국정밀공학회지
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• 제29권6호
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• pp.648-653
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• 2012

Cavity pressure, an important factor in injection molding process, should be minimized to enhance injection molding quality. In this study, we decided the locations of valve gates to minimize the maximum cavity pressure. To solve this problem, we integrated MAPS-3D (Mold Analysis and Plastic Solution-3Dimension), a commercial injection molding analysis CAE tool, using the file parsing method of PIAnO (Process Integration, Automation and Optimization) as a commercial process integration and design optimization tool. In order to reduce the computational time for obtaining the optimal design solution, we performed an approximate optimization using a meta-model that replaced expensive computer simulations. To generate the meta-model, computer simulations were performed at the design points selected using the optimal Latin hypercube design as an experimental design. Then, we used micro genetic algorithm equipped in PIAnO to obtain the optimal design solution. Using the proposed design approach, the maximum cavity pressure was reduced by 17.3% compared to the initial one, which clearly showed the validity of the proposed design approach.

• 한국통신학회논문지
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• 제36권4A호
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• pp.414-422
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• 2011

모바일 WiMAX 표준 IEEE 802.16e의 블록길이 2,304 비트, 부호율 1/2을 지원하는 LDPC(low-density parity-check) 복호기를 설계하였다. 설계된 LDPC 복호기는 최소-합(min-sum) 알고리듬과 layered 복호를 기반으로 $96{\times}96$ 크기의 부행렬을 병렬로 처리하는 부분병렬 구조를 갖는다. 최소-합 알고리듬의 특징을 이용하여 메모리 용량을 감소시킬 수 있는 새로운 방법을 고안하여 적용함으로써 검사노드 메모리 용량을 기존의 방법보다 46% 감소시켰다. Verilog HDL로 설계된 LDPC 복호기를 $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 174,181개의 게이트와 52,992 비프의 메모리로 구현되었으며, Eb/No=2.1dB의 AWGN 채널에 대해 평균 비트 오율 (BER)는 $4.34{\times}10^{-5}$이고, 100 MHz@1.8-V로 동작하여 약 417 Mbps의 성능을 갖는다.