• 한국통신학회논문지
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• 제28권7B호
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• pp.647-659
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• 2003

고속 라우터의 인터넷 패킷 처리에서 가장 많은 시간이 걸리는 부분이 IP 패킷 주소 룩업 중 LPM 탐색이다. 기존의 CAM을 이용한 LPM 탐색에서 LPM 탐색율이 높으면서 동시에 복잡도도 높지 않은 방식은 룩업 테이블의 갱신시간이 0(n)으로 오래 걸렸다. 본 논문에서 설계한 파이프라인 룩업 테이블은 고속 LPM 탐색을 위한 구조로서 갱신시간이 0(1)으로 짧으면서도, LPM 탐색율이 높고, 복잡도도 높지 않은 새로운 방식의 파이프라인 구조로, 1bit RAM 셀을 이용한 CAM 배열 구조로 설계하였다. 룩업 테이블은 3단계의 파이프라인으로 구성된다. 단계1 및 단계2의 키 필드 분할 수 및 매칭점의 분포에 따라 파이프라인의 성능이 좌우되며, LPM 탐색율이 달라질 수 있다 설계방식은 RTL에서 하드웨어 기술 언어를 이용해서 수행되었고, 0.35$\mu\textrm{m}$ CMOS 표준 셀 라이브러리를 이용해서 게이트 수준에서 기능을 검증하였다.

• Nuclear Medicine and Molecular Imaging
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• 제43권5호
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• pp.386-394
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• 2009

목적: 게이트 심근관류 SPECT는 심혈관 질환을 진단하고 예후를 예측하는데 효과적인 검사로 알려져 있다. 이 연구에서는 게이트 심근관류 SPECT의 좌심실 국소 기능지표로서 새롭게 제안한 심근의 속도와 기존의 심장기능지표인 구혈률, 관류, 심근 두꺼워짐 등을 비교하고 상관성을 조사함으로써 심근 속도 정보의 임상적 의미를 분석하였다. 대상 및 방법: 대조군 17명(남:녀=9:8, 평균연령 $61.8{\pm}11.1$세), 관상 동맥 질환군 39명(남:녀=18:21, 평균연령 $66.9{\pm}8.1$세)을 대상으로 게이트 심근관류 SPECT를 후향적으로 분석하였다. 부하-휴식 1일 아데노신부하 Tc-99m tetrofosmin 게이트 심근관류 SPEET를 시행하였으며, 20분절 중 심첨부와 기저부를 제외한 12개 분절만을 사용하였다. 환자의 R-R시간 간격을 8단위 게이트에서 수축기와 이완기의 비로 나누어 개인별 수축과 이완 시간을 구하고, 부하기와 휴식기에서 심근 움직임 지표를 수축과 이완 시간으로 나누어 각각의 국소 심근 속도를 계산하였다. 결과: 대조군에서 분절 별, 관상 동맥 분지 별 정상 심근 속도 값을 구할 수 있었다. 관상 동맥 질환군의 심근 속도가 정상군에 비해 유의하게 낮았으나, 관상 동맥 질환군 중 구혈률이 유지되는 분절들의 심근 속도는 대조군과 유의한 차이를 보이지 않았다. 심혈관 질환군의 관류와 심근 속도는 유의한 상관관계를 보였다. 또 심근 두꺼워짐이 감소해 있는 관상 동맥 질환군의 분절 중 심근 속도가 감소해 있는 분절의 부하기 관류는 심근 속도가 유지되는 분절에 비해 유의하게 낮은 값을 보였다. 결론: 정상 심근 속도를 제시하고, 관상 동맥 질환군의 심근 속도가 정상군 보다 유의하게 낮음을 보여 주었으며, 심근 속도라는 새로운 지표가 좌심실 국소 가능을 평가하는데 도움이 될 것으로 제안 하였다. 정량화가 주는 장점을 활용하고 있는 핵의학 영상기기의 특징을 이용하여 기능적인 지표를 계속해서 개발 할 필요가 있으리라 생각된다.

• 한국산학기술학회논문지
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• 제21권6호
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• pp.482-489
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• 2020

본 연구의 목적은 소비자 및 현장의 니즈에 부합하면서 다이캐스팅으로 생산할 수 있는 커플링 부품을 개발하고자 하였으며, 유동 및 응고해석을 기반으로 다이캐스팅 금형 설계, 제작, 및 사출조건 최적화 도출을 실시하였고 사출된 제품의 측정 및 평가를 수행하였다. 유동해석을 통하여 캐비티 내부가 100 % 충진되기 위한 적정한 사출조건은 용탕의 온도 670 ℃, 사출속도 1.164 m/s, 충진압력 6.324~18.77 MPa로 분석되었다. 또한, 응고율이 69.47 %일 때 4개의 캐비티 모두에서 100 %에 근접하는 응고가 발생됨을 알 수 있었으며, 이를 기초로 시사출 조건설정 등에 응용하였으며 그 결과 사이클 타임은 약 6.5초로 도출되었다. 다이캐스팅으로 시사출된 제품의 표면 및 내부의 품질 검사를 수행한 결과 성형불량 및 기공 등의 결함은 전혀 발견되지 않았으며, 주요 개소의 치수를 측정한 결과 모든 항목에서 허용하는 공차 이내의 값을 보였다. 또한, 게이트로부터 약 45 mm 이격된 곳의 평균 경도값은 97.7(Hv)로 나타나는 등 전체적으로 양호한 치수 및 품질의 부품을 제작할 수 있었다.

• 방사성폐기물학회지
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• 제4권2호
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• pp.161-170
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• 2006

PFC 제염기술은 원자력연구시설 핫셀 내부의 바닥이나 장치표면에 부착된 고방사능분진을 제거하기 위한 방법 중의 하나이다. 고가의 PFC 제염용액을 회수 정제후 재사용하고, 2차폐기물발생을 획기적으로 줄일 수 있는 여과장치를 개발하였다. PFC 매질 내 현탁성 방사성입자를 제거하기 위해 오염특성에 적합한 여과장치를 개발하고 입자제거 성능평가시험을 수행하였다. 개발된 PFC 여과장치는 핫셀 내부로 들어갈 수 있게 알맞은 크기와 무게로 제작되었으며 바퀴와 고리를 부착하여 이동이 용이하다. PFC 여과장치의 성능평가결과 모의입자의 농도 증가 시 flux가 감소하였고, Pre-filter($1.4{\mu}m$)와 final-filter($0.2{\mu}m$) 두개를 장착하여 여과시간에 따른 flux의 감소를 개선하였다. 개발된 PFC 여과장치는 분당 약 0.2L의 PFC 폐액을 처리 할 수 있다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.431-441
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• 2003

본 논문은 FPGA를 이용하여 시퀀스 제어용 32비트 마이크로프로세서를 설계하였다. 이를 위해 VHDL을 이용하여 톱-다운 방식으로 마이크로프로세서를 설계하였으며, 고속처리의 문제점을 해결하기 위해 프로그램 메모리부와 데이터 메모리부를 분리하여 설계함으로써 인스트럭션을 페치 하는 도중에 시퀀스 명령을 실행할 수 있는 Harvard 구조로 설계하였다. 또한 마이크로프로세서의 명령어들을 시퀀스제어에 적합하도록 RISC형태의 32 비트 명령어로 고정하여 명령어의 디코딩 시간과 데이터 메모리의 인터페이스 시간을 줄였다. 특히 설계된 마이크로프로세서의 실시간 디버깅 기능을 구현하기 위해 싱글 스텝 런, 일정 프로그램 카운터 브레이크, 데이터 메모리와 일치시 정지 기능 등을 구현함으로써 구현된 프로세서의 디버깅을 쉽게 하였다. 또한, 시퀀스제어에 적합한 펄스명령, 스텝 콘트롤 명령, 마스터 콘트롤 명령 등과 같은 비트 조작 명령과, BIN형과 BCD형 산술명령, 배럴 쉬프트명령 등을 구현하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 자이링스(Xilinx)사의 V600EHQ240(60만 게이트)과 Foundation 4.2i를 사용하여 로직을 합성하였다. Foundation 합성툴 환경에서 시뮬레이션과 실험에서 성공적으로 수행되었다. 본 논문에서 구현된 시퀀스 제어용 마이크로프로세서의 우수성을 보이기 위해 시퀀스제어용 명령어를 많이 가지고 있는 Hitachi사의 마이크로프로세서인 H8S/2148과 성능을 비교하여 본 논문에서 설계된 시퀀스 제어용 프로세서가 우수함을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.72-81
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• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 반도체디스플레이기술학회지
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• 제6권3호
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• pp.19-23
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• 2007

The NiSi is very promising candidate for the metallization in 45 nm CMOS process such as FUSI(fully silicided) gate and source/drain contact because it exhibits non-size dependent resistance, low silicon consumption and mid-gap workfunction. Ni film was first deposited by using ALD (atomic layer deposition) technique with Bis-Ni precursor and $H_2$ reactant gas at $220^{\circ}C$ with deposition rate of $1.25\;{\AA}/cycle$. The as-deposited Ni film exhibited a sheet resistance of $5\;{\Omega}/{\square}$. RTP (repaid thermal process) was then performed by varying temperature from $400^{\circ}C$ to $900^{\circ}C$ in $N_2$ ambient for the formation of NiSi. The process temperature window for the formation of low-resistance NiSi was estimated from $600^{\circ}C$ to $800^{\circ}C$ and from $700^{\circ}C$ to $800^{\circ}C$ with and without Ti capping layer. The respective sheet resistance of the films was changed to $2.5\;{\Omega}/{\square}$ and $3\;{\Omega}/{\square}$ after silicidation. This is because Ti capping layer increases reaction between Ni and Si and suppresses the oxidation and impurity incorporation into Ni film during silicidation process. The NiSi films were treated by additional thermal stress in a resistively heated furnace for test of thermal stability, showing that the film heat-treated at $800^{\circ}C$ was more stable than that at $700^{\circ}C$ due to better crystallinity.

• 산업경영시스템학회지
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• 제41권3호
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• pp.72-82
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• 2018

In this paper, we identify risk factors that are likely to occur during the lifecycle of a new product development (NPD) project from the literatures, and identify the three objectives or three constraints that will ultimately be achieved for project success in the ICT industry : performance (scope/quality), schedule (time), and cost. Firstly, we interviewed the project experts to classify the risk factors according that the final project objectives are changeable based on scope/quality, time and cost budget constraints. Secondly, the survey for pairwise comparisons between the risk factors was asked to the project managers and members who had ever actually participated in the NPD projects of ICT industry to determine the priority ranks on relative importance using AHP (Analytic Hierarchy Process). The risk factors negatively affecting the goals of projects were analyzed by using the AHP respectively in four project stages during the life cycle of the project. The comparison of risk factors within each stage is a different approach unlike the literatures which have covered project's overall risk assessment. There is an advantage that risk management can be effectively performed with priorities according to each stage from the start to the end of the project. In other words, it is necessary to identify what risk factors will occur in each stage, and to have ideas at each stage with the priorities so that they can be mitigated and eliminated before actual occurrence. As a result, risks on scope & quality changes were found to be the most important considerations for initiative stage of NPD projects in the ICT industry, whereas in the final stage, risks on schedule (time) changes were the most important priorities. Among the ICT industry product categories, 'communication and broadcasting devices' and 'IT and communication based devices' generally have a high priority in terms of risks on scope & quality changes when initiating the project. At the closing stage of the project, however, considering that schedule (time) changeable risk is getting higher, these products tend to target at B2B market rather than B2C because the new products must be delivered and launched in time as customer firm required.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.444-447
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• 2011

본 논문에서는 H.264/AVC 복호기의 병렬 역변환 구조와 공통연산기 구조를 갖는 역양자화 구조를 제안한다. 제안하는 역양자화 구조는 하나의 공통 연산기를 사용함으로써 하드웨어 면적 및 계산 복잡도가 감소한다. 역변환 구조는 1개의 수평 DCT 연산기와 4개의 수직 DCT 연산기를 갖는 병렬구조를 적용하여 역변환 과정을 수행하는데 4 사이클이 소요된다. 또한 역변환 및 역양자화 구조에 2단 파이프라인 구조를 적용하여 1개의 $4{\times}4$ 블록을 처리하는데 5 사이클이 소요되어 수행 사이클 수를 감소시킨다. 제안하는 역변환 및 역양자화 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 ASIC 칩으로 설계한 결과 13MHz의 동작 주파수에서 게이트 수는 14.3K이고 제안한 역양자화 구조의 면적은 기존 구조 대비 39.6% 감소되었고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 49.09% 향상되었다.

• 한국정보통신학회논문지
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• 제17권5호
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• pp.1203-1212
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• 2013

본 논문에서는 HEVC 복호기내 화면내 예측의 연산 복잡도를 감소시키기 위해 공유 연산기, 공통 연산기, 고속 smoothing 결정 알고리즘, 고속 필터계수 생성 알고리즘을 적용한 하드웨어 구조를 제안한다. 공유 연산기는 공통수식을 공유하여 smoothing 과정의 연산 중복성을 제거하고, DC모드의 평균값을 미리 계산하여 수행 사이클 수를 감소시킨다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 고속 smoothing 결정 알고리즘은 비트 비교기만을 사용하고, 고속 필터계수 생성 알고리즘은 곱셈연산 대신 LUT를 사용하여 연산 개수, 하드웨어 면적과 처리 시간을 감소시킨다. 또한 제안하는 구조는 2개의 공유 연산기와 8개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 구조를 TSMC 0.13um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 40.5k, 최대 동작 주파수는 164MHz이다. HEVC 참조 소프트웨어 HM 7.1에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 93.7% 감소하였다.