• 품질경영학회지
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• 제47권1호
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• pp.151-162
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• 2019

Purpose: This study is in order to secure high quality of military supplies, it is important to secure design quality in the development phase. I will review how to establish a quality assurance system in the development phase based on the author's seminar presentation contents and application example of Hanwha Systems Co., Ltd. Methods: To guarantee design quality in the development phase, in 2002, quality assurance system that is adequate for SQA(Software Quality Assurance)'s requirements of CMM(Capability Maturity Model) was conduct. In 2009, based on the CMMI(Capability Maturity Model Integration) Level 5, there has been continuous and reenforced quality assurance activities. Results: By suggesting the construction and a case study on application of R&D quality assurance, it would be helpful for companies aiming to construct or enhance quality assurance system. Conclusion: To secure high quality for military supplies, a development QA system should be established to secure quality in the development phase. In addition, Total life cycle QA system for development, mass production and operation phase should be reestablished.

• 한국산학기술학회논문지
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• 제13권11호
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• pp.5389-5396
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• 2012

본 논문에서는 H.264/AVC의 고성능 잔여 데이터 복호기를 위해 최적화된 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 새로운 역영자화 수식들을 적용한 공통 연산기를 갖는 병렬 역양자화기와 병렬 역변환기를 통합한 하드웨어 구조이다. 새로운 역양자화 수식들은 기존 수식에서 나눗셈 연산을 제거하여 연산량 및 처리시간을 감소시키고 새로운 수식들을 처리하기 위해 곱셈기와 왼쪽 쉬프터로 구성된 하나의 공통 연산기를 사용한다. 역양자화기는 4개의 공통 연산기를 병렬처리하기 때문에 $4{\times}4$ 블록의 역양자화 수행 사이클 수를 1 사이클로 감소시키고, 제안하는 역변환기는 8개의 역변환 연산기를 사용하여 $4{\times}4$ 블록의 역변환 수행 사이클 수를 1 사이클로 감소시킨다. 또한 제안하는 구조는 역양자화 연산과 역변환 연산을 동시에 수행하기 때문에 하나의 $4{\times}4$ 블록을 처리하는 데 1 사이클이 소요되어 수행 사이클 수가 감소한다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 21.9k, critical path delay는 5.5ns이고, 최대 동작 주파수는 181MHz이다. 최대 동작 주파수에서 제안하는 구조의 throughput은 2.89Gpixels/sec이다. 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조들 대비 88.5% 이상 향상되었다.

• 전자공학회논문지D
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• 제36D권11호
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• pp.27-32
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• 1999

고온 열처리 시킨 $LiNbO_3/Si$(100) 구조를 이용한 MFS 디바이스를 제작하여 비휘발성 메모리 동작을 확인하였다. 제작한 트랜지스터의 선형영역에서 산출한 전계효과 이동도와 상호 컨덕턴스는 각각 약 $600cm^2/Vs$ 및 0.16mS/mm 이었다. 0.5V의 게이트 전압(즉, read 전압)에서 측정한 드레인 전류의 온/오프 비는 $10^4$배 이상이었다. 분극반전에 사용한 전압은 ${\pm}3V$ 이하로 매우 낮아 이는 저소비전력용 집적회로에 적용시키기에 기대가 된다. 세게 도핑시킨 반도체위에 제작한 MFS 커패시터는 500kHz의 바이폴라 전압펄스(peak-to-peak 6V, 50% duty cycle) 측정으로 $10^{10}$ cycle 까지도 분극의 열화현상이 없는 양호한 특성을 얻었다.

• 전기전자학회논문지
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• 제19권4호
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• pp.583-589
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• 2015

HEVC CABAC에서는 하나의 빈을 부호화한 후 확률 모델을 업데이트하고, 업데이트된 확률 모델로 다음 빈을 부호화한다. 기존 CABAC 부호화기는 매 사이클마다 1개의 빈밖에는 부호화하지 못하여 처리율을 향상시킬 수 없었다. 본 논문에서는 확률 모델의 업데이트가 필요없는 우회 빈을 병렬처리 함으로서 처리율을 높인 HEVC CABAC 부호화기를 제안한다. 설계된 CABAC 부호화기는 매 사이클마다 1개의 정규 빈을 처리하거나 최대 4개의 우회 빈을 처리할 수 있으며, 평균적으로 매 사이클당 1.15~1.92개의 빈을 처리한다. 0.18 um 공정에서 합성한 결과, 게이트 수는 메모리를 포함하여 78,698 게이트, 최대 동작 속도는 136 MHz, 최대 처리율은 261 Mbin/s이다.

• 한국재료학회지
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• 제18권3호
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• pp.148-152
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• 2008

A new cost-effective atomic layer deposition (ALD) technique, known as Proximity-Scan ALD (PS-ALD) was developed and its benefits were demonstrated by depositing $Al_2O_3$ and $HfO_2$ thin films using TMA and TEMAHf, respectively, as precursors. The system is consisted of two separate injectors for precursors and reactants that are placed near a heated substrate at a proximity of less than 1 cm. The bell-shaped injector chamber separated but close to the substrate forms a local chamber, maintaining higher pressure compared to the rest of chamber. Therefore, a system configuration with a rotating substrate gives the typical sequential deposition process of ALD under a continuous source flow without the need for gas switching. As the pressure required for the deposition is achieved in a small local volume, the need for an expensive metal organic (MO) source is reduced by a factor of approximately 100 concerning the volume ratio of local to total chambers. Under an optimized deposition condition, the deposition rates of $Al_2O_3$ and $HfO_2$ were $1.3\;{\AA}/cycle$ and $0.75\;{\AA}/cycle$, respectively, with dielectric constants of 9.4 and 23. A relatively short cycle time ($5{\sim}10\;sec$) due to the lack of the time-consuming "purging and pumping" process and the capability of multi-wafer processing of the proposed technology offer a very high through-put in addition to a lower cost.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.329-334
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• 2014

본 논문에서는 4가지의 TU를 동일한 사이클에 처리하는 고성능 다중모드 2D 변환기의 하드웨어 구조를 제안한다. HEVC의 변환 기술은 고해상도, 고화소의 영상을 높은 효율로 압축하기 위해 4가지의 화소 단위 TU를 지원하여 각각의 변환 연산을 수행한 후 최적의 모드를 찾는다. 제안하는 변환기는 변환 행렬 계수들 간의 관계를 분석하여 공통 연산기를 사용한 구조로 설계하여 4가지의 TU 모드 행렬 연산을 처리하는 사이클 수가 동일하게 35cycle로 처리된다. TSMC 018nm CMOS 공정 라이브러리를 사용해 합성한 결과 $4k(3840{\times}2160)@30fps$의 영상을 기준으로 최대 동작주파수는 400MHz이고 총 게이트 수는 214k가 소요되었으며, 10-Gpels/cycle의 처리량을 갖는다.

• 전기전자학회논문지
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• 제18권3호
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• pp.356-361
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• 2014

This paper proposes hardware architecture of HEVC (high efficiency video coding) CABAC (context-based adaptive binary arithmetic coding) binarizer. The proposed binarizer was designed and implemented as an independent module that can be integrated into HEVC CABAC encoder. It generates each bin string of each syntax element in a single cycle. It consists of controller module, TU (truncated unary binarization) module, TR (truncated Rice binarization) module, FL (fixed length binarization) module, EGK (k-th order exp-Golomb coding) module, CALR (coeff_abs_level_remaining) module, QP Delta (cu_qp_delta_abs) module, Intra Pred (intra_chroma_pred_mode) module, Inter Pred (inter_pred_idc) module, and Part Mode (part_mode) module. The proposed binarizer was designed in Verilog HDL, and it was implemented in 45 nm technology. Its operating speed, gate count, and power consumption are 200 MHz, 1,678 gates, and 50 uW, respectively.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2001년도 추계학술대회 논문집
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• pp.46-50
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• 2001

Due to its ability in producing a net-shape product to high precision in a very shot cycle time, injection molding has become one of the most important polymer-processings in the industry today. Recently the CAE applications in the field of injection molding have provided significant contributions to the mold design and process optimization. As a part of such an application the packing process has been studied using C-PARK. The prediction of pressure variations during post-filling stage for amorphous material has been compared with an experimental observation for a simple rectangular geometry of uniform thickness. And the optimal packing processes were calculated using the cavity pressure curve near the gate. As a case study, a warpage simulation was carried out for a DY-HOLDER with the variable number of gates.

• 한국정밀공학회지
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• 제20권11호
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• pp.41-46
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• 2003

The objective of this paper is to present a methodology for automatically balancing multi-cavity injection molds with the aid of flow simulation. After the runner and cavity layout has been designed, the methodology adjusts runner and gate sizes iteratively based on the outputs of flow analysis. This methodology also ensures that the runner sizes in the final design are machinable. To illustrate this methodology, an example is used wherein a 3-cavity mold is modeled and filling of all the cavities at the same time is achieved. Based on the proposed methodology, a multicavity mold with identical cavities is balanced to minimize overall unfilled volume among various cavities at discrete time steps of the molding cycle. The example indicates that the described methodology can be used effectively to balance runner systems for multi-cavity molds.

• Applied Science and Convergence Technology
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• 제24권1호
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• pp.16-21
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• 2015

The characteristics of an atmospheric pressure plasma jet (APPJ) in He discharge are measured with electrical and optical diagnostics methods. The discharge phenomenon in one cycle of the APPJ was diagnosed using intensified charge coupled device (ICCD) imaging. The gate mode images show that the propagation of plasma bullets happens only when the applied voltage on the inner conductor is positive. Moreover, the Schlieren image of the plasma jet shows that the laminar flow is changed into a turbulent flow when the plasma jet is turned on, especially when the gas flow rate increases.