• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(I)
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• pp.473-476
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• 1987

Low temperature phosphorus-nitride CVD was newly developed for a high quality gate insulator on InP substrate. This film showed the Poole-Frenkel type conduction in high electric field with resistivity higher than $1{\times}10^{14}$ ohm-cm near the electric field of $1{\times}10^7\;volt/cm$. The C-V hysteresis width was very small as 0.17 volt. The density of interface trap states was $2{\times}10^{11}cm^{-2}ev^{-1}$ below the conduction band edge of InP substrate. Effective electron mobility was about $1200-1500\;cm^2/Vsec$ and showed the instability of PN-InP MISFETs drain current reduced less than 10 percent for the period $0.5-10^3sec$.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2008년도 추계학술대회 초록집
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• pp.73-73
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• 2008

LCD, OLED 등의 평판디스플레이와 RFID tag, smart card 등의 구동 소자 등 넓은 산업 분야에 적용하기 위하여 PVP 유기물과 병합된 ZnO 산화물을 이용하여 차세대 박막트랜지스터의 제작 공정과 전기적 특성을 조사하였다. 또한 제작된 박막트랜지스터의 전기적 특성을 향상시키기 위하여 유, 무기 박막의 특성을 분석하고, $O_2$ plasma 처리를 통하여 유-무기 박막간 계면 접합력 및 계면 효과의 변화특성이 OITFT 특성에 미치는 영향을 조사하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.60-61
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• 2007

In this paper, the p-channel poly Si thin-film transistors (Poly-Si TFT's) using formed by solid phase crystallization (SPC) on glass substrate were fabricated. And we propose an ONO(Oxide-Nitride-Oxide) multilayer as the gate insulator for poly-Si TFT's to indicate non-volatile memory (NVM) effect. Poly-Si TFT is investigated by measuring the electrical properties of poly-Si films, such as I-V characteristics, on/off current ratio. NVM characteristics is showed by measuring the threshold voltage change of TFT through I-V characteristics.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1999년도 추계학술대회 논문집
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• pp.433-436
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• 1999

In this paper we applied TVS(Triangular Voltage Sweep) method to calculate the mobile ionic charge densities in some ferroelectric thin films. During the measurement, the temperature of specimens were maintained at 20$0^{\circ}C$. By this method, the amount of mobile ionic charge Q$_{m}$ and mobile ionic charge density N$_{m}$ of a MFIS structure were calculated 3.5 [pC] and about 4.3$\times$10$^{11}$ [ions/cm$^2$], respectively. In order to successful TVS measurement, the gate leakage current density of films must be low 10$^{-9}$ (A/cm$^2$) order.der.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.194-195
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• 2006

Aluminum oxide films directly grown on n-type 6H-SiC(0001) substrates were fabricated by RF magnetron sputtering system. Metal-insulator-semiconductor(MIS) C-V properties with aluminum oxide thin films showed hysteresis and f1at band voltage shift. The dielectric constant of the film calculated from the capacitance at the accumulation region was about 5. Typical gate leakage current density of film at room temperature was the order of $10^{-9}\;A/cm^2$ at the range of within 2MV/cm. The breakdown did not occur at the film within the measurement range.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.238-239
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• 2006

본 논문은 게이트 절연막에 OTS(n-octadecy trichlorosilance) 혼합용액을 이용하여 SAMs(Self-Assembled Monolayers)막을 형성하였다. OTS 혼합용액은 OTS를 0.1w%와 0.5w% 각각을 클로로포름 30w%와 헥산 70w%에 혼합하여 만들었다. 이 혼합용액을 게이트 절연막위에 표면처리하였다. 활성층인 Pentacene이 게이트 절연막 위에 증착될 때, OTS 혼합용액의 비에 따라 누설전류특성을 보았다. OTS를 0.1w% 처리한것이 0.5w%보다 누설전류가 더 작게 나타났다. 결과적으로 OTFT의 게이트 절연막의 절열특성은 향상시키는데 OTS 혼합용액의 비가 큰 영향을 준다.

• 한국진공학회지
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• 제22권3호
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• pp.131-137
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• 2013

본 연구에서는 유기소자의 절연박막을 습식 공정이 아닌 건식 공정인 플라즈마 중합법을 이용하여 Styrene 유기물을 사용하여 절연박막을 제작하였다. 안정적인 플라즈마 형성을 위해 버블러와 써큐레이터를 활용하여 정량적인 모노머 주입을 가능하게 하였다. 본 연구에서는 플라즈마 중합된 Styrene 박막을 30, 60 nm 터널링층으로 활용하였고, Styrene 절연층의 두께를 430 nm, Au 메모리층의 두께를 7 nm, 활성층의 두께를 40 nm, 소스와 드레인 전극의 두께를 50 nm로 유기 메모리 소자를 제작하여 특성을 평가하였다. 40/-40 V의 double sweep시 45 V의 히스테리시스 전압을 얻을 수 있었고, 이는 MMA를 터널링층으로 활용한 유기 메모리 소자의 히스테리시스 전압이 27 V인 것과 비교하였을 때 60% 상승한 효과로 히스테리시스 전압이 18 V 이상 높은 결과이다. 이와 같은 결과로부터 플라즈마 중합된 Styrene 유기 박막의 높은 전하 포집 특성을 활용하여 전체층을 유기 재료로 제작한 유연한 메모리 소자의 응용 가능성을 기대한다.

• 한국진공학회지
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• 제17권3호
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• pp.199-203
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• 2008

$O_2$ 플라즈마를 이용한 표면처리 공정이 Bio-FET (biologically sensitive field-effect transistor)에 미치는 영향을 조사하기 위하여, SOI (Silicon-on-Insulator) wafer와 sSOI (strained- Si-on-Insulator) wafer를 이용하여 pseudo-MOSFET을 제작하고 $O_2$ 플라즈마를 이용하여 표면처리를 진행하였다. 제작된 시료들은 back gated metal contact junction 방식으로 측정되었다. $I_D-V_G$ 특성과 field effect mobility 특성의 관찰을 통하여 $O_2$ 플라즈마 표면처리에 따른 각 시료들의 전기적 특성 변화에 대하여 관찰하였다. 그리고 $O_2$ 플라즈마 표면처리 과정에서 플라즈마에 의한 손상을 받은 시료들은 2% 수소희석가스 ($H_2/N_2$)를 이용한 후속 열처리 공정을 진행한 후 전기적 특성이 향상되는 것을 관찰할 수 있었다. 이는 수소희석가스를 이용한 후속 열처리 공정을 통하여 산화막과 Si 사이의 계면 준위와 산화막 내부의 전하 포획 준위를 감소시켰기 때문이다.

• 한국진공학회지
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• 제7권1호
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• pp.35-42
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• 1998

100keV $O^+$이온 빔에 의해 형성된 separation by implanted oxygen(SIMOX) silicon on insulator (SOI)의 열처리 전후의 계면 구조를 high resolution transmission electron microscopy(HRTEM)을 이용하여 관찰하였다. 실리콘 주입 온도 $550^{\circ}C$에서 ~$5\times 10^{17}\textrm{cm}^{-2}O^+$를 주입한 직후의 계면은 매우 거칠고 산화물 석출, stacking fault, coesite $SiO_2$ 상 석출물 등 여러 가지 형태의 결함들을 가지고 있었다. 반면, 이것을 $1300^{\circ}C$에서 열처리한 후의 계면은 매우 편편하고 잘 정의된 계면으로 변하였다. 열처리후의 계면은 HRTEM을 통해서 3keV$O_2^\;+$이온 빔에 의해 형성된 산화막 계면, 그리고 게이트 산화막으로 사용되는 ~ 6nm열 산화막 계면과 비교하여 볼 때 비슷한 수준의 roughness를 보여 주었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.180-180
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• 2010

Thin film transistors (TFTs) based on oxide semiconductors have emerged as a promising technology, particularly for active-matrix TFT-based backplanes. Currently, an amorphous oxide semiconductor, such as InGaZnO, has been adopted as the channel layer due to its higher electron mobility. However, accurate and repeatable control of this complex material in mass production is not easy. Therefore, simpler polycrystalline materials, such as ZnO and $SnO_2$, remain possible candidates as the channel layer. Inparticular, ZnO-based TFTs have attracted considerable attention, because of their superior properties that include wide bandgap (3.37eV), transparency, and high field effect mobility when compared with conventional amorphous silicon and polycrystalline silicon TFTs. There are some technical challenges to overcome to achieve manufacturability of ZnO-based TFTs. One of the problems, the stability of ZnO-based TFTs, is as yet unsolved since ZnO-based TFTs usually contain defects in the ZnO channel layer and deep level defects in the channel/dielectric interface that cause problems in device operation. The quality of the interface between the channel and dielectric plays a crucial role in transistor performance, and several insulators have been reported that reduce the number of defects in the channel and the interfacial charge trap defects. Additionally, ZnO TFTs using a high quality interface fabricated by a two step atomic layer deposition (ALD) process showed improvement in device performance In this study, we report the fabrication of high performance ZnO TFTs with a $Si_3N_4$ gate insulator treated using plasma. The interface treatment using electron cyclotron resonance (ECR) $O_2$ plasma improves the interface quality by lowering the interface trap density. This process can be easily adapted for industrial applications because the device structure and fabrication process in this paper are compatible with those of a-Si TFTs.