• 한국해안해양공학회지
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• 제17권4호
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• pp.269-279
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• 2005

새만금호의 방조제 완공이후와 내부 개발이후 만경강 및 동진강의 홍수량 유입과 내부 수위를 관리하기 위해 수문을 작동할 매 수리특성이 어떻게 반응할 것인가를 평가하기 위한 수치실험이 수심적분된 ADCIRC 모형을 이용하여 실시되었다. 2차원 동적하도추적에 따르면, 상류에서는 홍수수문의 시간적 변화가 민감하나 홍수파가 호 내로 유하 하면서 급확대되는 물리적 특성에 따라 호 중심부터는 안정화된다. 평상시 관리수위를 유지하기 위해 수문을 제어하는 경우, 내부개발이후가 방조제 완공직후에 비해 수문 인근영역에서 유속, 수위 등에 동적응답이 즉각적으로 보다 크게 일어나고, 외해수를 호 내측으로 받아들이면 불규칙 수면교란이 일시적으로 발생하는데 내부개발 전후에 따라 최대 10km 및 16km정도까지 상류방향으로 전파된다.

• 한국해안·해양공학회논문집
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• 제22권4호
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• pp.258-271
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• 2010

방조제 완공 후 반폐쇄형 하구호 특성을 가지는 새만금호의 동수역학 및 수질변화를 이해하기 위하여 EFDC 모형에 상세격자를 적용한 수치모의를 실시하였다. 본 연구에서는 선행연구의 제한사항을 개선하고 배수갑문의 운영을 고려하였으며 수체-저질/대기간의 3상 모의가 수행되었다. Lagrangian 입자추적모의를 통해 새만금호 내부의 혼합이 갑문운영에 따른 영향보다는 만경·동진강의 하천유량에 지배되고 있음을 확인하였다. 방조제 완공 후 해수소통이 저하되면서 동진 유입부에서는 표층과 저층간 DO 농도 차이가 유발되며, 정체된 인공호 특성상 SOD도 호내빈산소 현상을 유발시켜 수질을 저해시키는 요인으로 작용하는 것이 확인되었다. 부영양화 상태를 나타내는 TSI 평가에 따르면 만경수로에서는 끝물막이 전·후에 상관없이 부영양화 가능성이 높게 나타나며, 동진수로에서는 방조제 완공 이후에 부영양화 발생 가능성이 높게 평가되었다. 배수갑문 운영과 연계된 수치모의 결과에 따르면 무작위적인 갑문운영이 내부 수질에 영향을 미치는 유의할만한 차이를 확인 할 수 있었다. 따라서 내부 개발 방안에 따른 최적의 수질확보에는 적절한 갑문운영이 수질관리에 중요한 인자로 작용한다.

• 대한토목학회논문집
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• 제30권3B호
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• pp.277-284
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• 2010

연락수로의 확폭, 금호호 배수갑문의 확폭, 영암연락수로 제수문의 개폐기준이 영산강 하류부에 위치하는 영산호 영암호 금호호의 홍수위에 미치는 영향을 분석하기 위하여, 3개의 호수를 하나의 연계시스템으로 구성하여 부정류 해석을 수행하였다. 3개 호수의 배수갑문, 영암 및 금호연락수로의 제원이 현상태인 조건에서 3개 호수의 연계운영 효과는 미미한 것으로 분석되었다. 영산호의 내수위를 낮추기 위해서는 영암연락수로를 확폭하는 것이 효과적이나, 이는 영암호의 내수위 상승을 유발한다. 상승한 영암호의 내수위를 금호호의 저류능력을 활용하여 낮추기 위해서는 금호호 배수갑문과 금호연락수로를 함께 확폭하는 것이 필요한 것으로 나타났다. 본 연구의 모의조건에서, 영산호의 내수위를 거의 일정하게 유지하면서 영암호와 금호호의 내수위를 최대로 낮출 수 있는 영암연락수로 제수문의 개폐기준은 약 EL.(+)0.8 m인 것으로 분석되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 추계학술대회 논문집
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• pp.145-150
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• 1998

8$\times$8 bit scaled SONOSFET NAND type flash EEPROM that shows better characteristics on cell density and endurance than NOR type have been designed and its electrical characteristics are verified with computer aided simulation. For the simulation, the spice model parameter was extracted from the sealed down SONOSFET that was fabricated by $1.5mutextrm{m}$ topological design rule. To improve the endurance of the device, the EEPROM design to have modified Fowler-Nordheim tunneling through the whole channel area in Write/Erase operation. As a result, it operates Write/Erase operation at low current, and has been proven Its good endurance. The NAND type flash EEPROM, which has upper limit of V$_{th}$, has the upper limit of V$_{th}$ as 4.5V. It is better than that of floating gate as 4V. And a EEPROM using the SONOSFET without scaling (65$\AA$-l65$\AA$-35$\AA$), was also designed and its characteristics have been compared. It has more possibliity of error from the V$_{th}$ upper limit as 4V, and takes more time for Read operation due to low current. As a consequence, it is proven that scaled down SONOSFET is more pertinent than existing floating gate or SONOSFET without scaling for the NAND type flash EEPROM.EPROM.

• 한국전기전자재료학회논문지
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• 제21권4호
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• pp.300-304
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• 2008

A novel characterization method was investigated to estimate the trap generation during the program /erase cycles in nand flash memory cell. Utilizing Fowler-Nordheim tunneling current, floating gate potential and oxide electric field, we established a quantitative model which allows the knowledge of threshold voltage (Vth) as a function of either program or erase operation time. Based on our model, the derived results proved that interface trap density (Nit) term is only included in the program operation equation, while both Nit and oxide trap density (Not) term are included in the erase operation equation. The effectiveness of our model was tested using 50 nm nand flash memory cell with floating gate type. Nit and Not were extracted through the analysis of Program/Erase speed with respect to the endurance cycle. Trap generation and cycle numbers showed the power dependency. Finally, with the measurement of the experiment concerning the variation of cell Vth with respect to program/erase cycles, we obtained the novel quantitative model which shows similar results of relationship between experimental values and extracted ones.

• Journal of Power Electronics
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• 제18권1호
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• pp.23-33
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• 2018

Silicon Carbide (SiC) MOSFET belongs to the family of wide-band gap devices with inherit property of low switching and conduction losses. The stable operation of SiC MOSFET at higher operating temperatures has invoked the interest of researchers in terms of its application to high power density (HPD) power converters. This paper presents a performance study of SiC MOSFET based two-phase interleaved boost converter (IBC) for regulation of avionics bus voltage in more electric aircraft (MEA). A 450W HPD, IBC has been developed for study, which delivers 28V output voltage when supplied by 24V battery. A gate driver design for SiC MOSFET is presented which ensures the operation of converter at 250kHz switching frequency, reduces the miller current and gate signal ringing. The peak current mode control (PCMC) has been employed for load voltage regulation. The efficiency of SiC MOSFET based IBC converter is compared against Si counterpart. Experimentally obtained efficiency results are presented to show that SiC MOSFET is the device of choice under a heavy load and high switching frequency operation.

• 전자공학회논문지C
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• 제36C권8호
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• pp.1-9
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• 1999

빠르고 정확한 결과를 얻기 위해서 타이밍 수준에서의 회로 해석이 이루어지며, 게이트와 연결선에서의 신호 지연 해석은 회로의 설계 검증을 위하여 필수적이다. 본 논문에서는 CMOS 회로 게이트에서의 지연 시간과 연결선의 지연 해석을 위한 초기 천이 시간을 동시에 계산할 수 있는 방법을 제시한다. 회로 연결선의 유효 커패시턴스 개념을 이용하여 게이트의 지연 시간과 게이트에서의 구동 저항을 고려한 연결선 선형 전압원의 천이 시간을 계산한다. 게이트 지연과 연결선 선형 전압원의 천이 시간을 구하는 과정은 예비 특성화된 게이트 타이밍 데이터를 이용하여 반복적인 연산과정을 통하여 동시에 구하게 된다. 기존의 게이트 지연 계산 알고리즘은 연결선 선형 전압원의 천이 시간을 위해 별도의 게이트 특성 데이터를 필요로 하였으나, 본 논문에서 제시하는 방법은 계산 과정 중에 생성된 데이터를 이용함으로써 현재의 예비 특성화 방법을 수정하지 않고서도 효율적인 타이밍 수준의 게이트 및 연결선 지연 시간 예측이 가능하도록 하였다.

• 한국전자통신학회논문지
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• 제12권1호
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• pp.189-194
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• 2017

양자논리회로의 가역성은 정보 가역적 및 에너지 가역적 회로라는 두 가지 가역 조건을 만족할 때 실현될 수 있다. 본 논문은 다치 양자논리 회로에서 원래상태로의 정보가역성 회복에 필요한 연산 사이클을 모델링하였다. 모델링을 위해 유니터리 스위치를 산술 멱승 스위치로 사용하는 함수 임베딩 방법을 사용하였다. 양자논리회로에서 수반게이트 쌍이 대칭이면 유니터리 스위치함수가 균형함수 특성을 보임으로써 원래상태의 정보 가역성 회복에 1 사이클 연산이 소요되었다. 반대로 비대칭 구조이면 상수 함수에 의해 2 사이클 연산이 소요되었다. 본 논문은 ternary M-S 게이트로 hybrid MCT 게이트를 실현할 경우의 비대칭 구조에 따른 2 사이클 복원 문제는 비대칭 구조의 수반게이트들을 대칭구조의 수반게이트로 등가 변환하여 해결할 수 있음을 밝혔다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.1-6
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• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.

• 한국항해항만학회지
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• 제34권10호
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• pp.807-815
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• 2010

본 연구는 RIFD를 게이트에 적용하여 활용하고 있는 컨테이너터미널을 대상으로 게이트에서 RFID 수용의도와 적용성과간의 관계를 확인하기 위하여 실증분석을 실시하였다. 먼저, 주요 이론 및 선행연구들을 바탕으로 RFID를 게이트 적용 시에 수용의도에 영향을 미치는 요인으로 기술안정성, 시스템 품질, 보안성 등을 도출하였고, 도출된 요인들 중 RFID 게이트 적용 시 수용의도에 영향을 미치는 요인을 확인하고, RFID 수용의도와 적용성과간의 관계를 설문조사를 통하여 수집된 자료를 바탕으로 가설검정을 실시하였다. 연구결과, 기술 안정성을 제외하고 시스템 품질, 보안성은 RFID 수용의도에 유의한 영향을 미치고, RFID 수용의도는 RFID 적용성과에 유의한 영향을 미치는 것으로 나타났다.