• 디지털융복합연구
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• 제16권12호
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• pp.309-315
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• 2018

방전 현상을 에너지로 이용하여 금속을 가공하는, 특히 초경 및 난삭 소재의 가공과 정밀가공에 효과적인 방전가공 시 빠른 가공속도와 향상된 정밀도 및 면조도를 달성하기 위하여 효율적인 아크의 검출과 제어방법에 대해 연구하였다. 단일 방전 파형을 Td(Time-Delay), Ton(Time-on), Toff(Time-off)의 세 가지 구간으로 나누어 HDL 언어를 이용하여 게이트 제어 타이밍을 시뮬레이션 하고, 실제 방전가공기에 적용하여 파형을 실측하였으며, 비교기 회로를 통한 Td 구간의 샘플링을 통해 서보기구의 동작을 결정함으로써 전극과 가공물 간의 간격 제어와 가공 결과에 미치는 영향을 분석하였다. 분석결과 형성되는 파형의 Td 구간을 보다 정밀하게 고속으로 샘플링하여 이를 토대로 전극과 가공물 간의 gap 제어에 적용하였을 때 보다 향상된 결과를 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.219-220
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• 2016

전력 관리 시스템인 PMS는 선박 통합 제어 시스템에서 중요한 역할을 한다. 본 연구에서는 액화 천연가스선의 PMS를 검증하기 위해서 실시간 HIL 시뮬레이션을 구현한다. 시뮬레이터는 터빈 발전기 디젤발전기, 차단기, 주요 3상 부하로 구성되고, 이들 모델은 MATLAB/Simulink로 구현한다. 더불어 FPGA 기반 제어 콘솔과 메인 스위치보드를 구축하여 선박에 탑재 되어 있는 LNGC PMS 제어 환경을 모사 한다. PMS 기능 검증을 위해 LNGC 내 주요 전력소모원 대비 두 가지 전력 분배 모드를 테스트 케이스로 수행한다. 그 결과 본 연구에서 제안한 시스템은 PMS 시뮬레이터로써 시운전 테스트뿐만 아니라 오류 주입 검증용으로 사용될 것이다.

• 정보보호학회논문지
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• 제11권1호
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• pp.64-72
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• 2001

본 논문은 IDEA 알고리즘을 사용한 고속 암호 IC의 설계에 관한 것이다. IDEA 알고리즘을 회로로 구현하기 위하여 전체 회로를 6개의 주요 기능블럭으로 분할하여 설계하였다. 주요 블록으로 암호키 및 복호키 생성부, 입력 데이터 처리부, 암호화 처리부, 출력 데이터 처리부, 그리고 동작모드 제어부 등이 있나. 서브키 생성회로는 연간속도보다 회로면적을 축소시키는 방향으로 설계한 반면, 암호화 처리부는 회로면적보다 연산속도를 증가시키는 방향으로 설계목표를 정했다. 따라서 반복연산에 적합한 파이프라인 구조와 연간속도를 향상시키는 모듈라 승산기를 채택하였다. 특히, 많은 연산시간이 소요되는 모듈라 승산기는 연산속도를 증가시키기 위하여 캐리선택 가산기 및 modified Booth 승 산 알고리즘을 사용하여 한 클럭에 동작하도록 설계하였다. 또한, 입력 데이터 처리부는 데이터를 동작모드에 따라 8-bit, 167-bit 32-bit 단위로 받아들이기 위하여 데이터 버퍼가 8-bit, 16-bit, 32-bit 씩 이동할 수 있도록 하였다. 0.25$\mu\textrm{m}$ 공장기술을 사용하여 시뮬레이션한 결과, 이 IC는 큰 면적을 요구하지 않으면서도 1Gbps 이상의 throughput을 달성하였으며, 회로구현에 약 12,000gates가 소요되었다.

• 전기전자학회논문지
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• 제26권2호
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• pp.313-318
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• 2022

피드백 전압 감지 구조는 기존 외부 출력 캐패시터의 제거로 인한 오버슈트 및 언더슈트 현상을 완화하기 위해 제안된다. 기존의 LDO 레귤레이터는 전원 공급 전압의 불균형으로 인해 발생하는 오버슈트 및 언더슈트를 겪는다. 따라서 제안된 LDO는 기존 LDO의 피드백 경로만 유지하면서 새로운 제어 경로를 형성하기 위해 보다 개선된 과도 응답을 갖도록 설계되었다. 새로운 제어 경로는 출력 단계에서 발생하는 오버슈트 및 언더슈트 현상을 감지한다. 이에, 패스 소자의 게이트 노드의 전류를 충방전함으로써 패스 소자의 동작 속도가 향상된다. 피드백 전압 감지 구조가 있는 LDO 레귤레이터는 3.3~4.5V의 입력 전압 범위에서 작동하며 3V의 출력 전압에서 최대 200mA의 부하 전류를 가집니다. 시뮬레이션 결과에 따르면 부하전류가 200mA일 때 언더슈트 조건에서는 73mV, 오버슈트 조건에서는 61mV이다.

• 한국항행학회논문지
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• 제26권6호
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• pp.441-447
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• 2022

본 논문에서는 주파수 오차 및 위상 오차가 존재하는 텔레메트리 시스템에 적용하기 위한 FLL-assisted-PLL 기반의 시각 동기 알고리즘을 제안한다. 텔레메트리 시스템은 분산 획득 장치들로부터 상태 정보를 계측하여 비행 상태를 분석할 수 있는 데이터를 생성하며, 각 상태 정보를 오차 없이 수집하기 위해서는 마스터와 슬레이브간의 정밀한 시각 동기가 필요하다. 이때, 마스터의 시각펄스에는 외부 및 내부 요소로 인하여 발생할 수 있는 주파수 및 위상 변화가 존재하므로 지속적으로 텔레메트리 데이터를 제공하기 위해서 정밀 시각 동기를 유지할 수 있는 방법이 반드시 필요하다. 본 논문에서는 고속 시각동기가 가능할 뿐만 아니라 넓은 범용성, 높은 시각 동기 정밀도를 갖는 FLL-assisted-PLL 기반의 시각 동기 알고리즘을 제안하고 구현을 통해 타당성을 검증하였다. 이때 이론적인 성능 검증을 위하여 파이썬 기반의 시뮬레이션을 수행하였으며, 실제 텔레메트리 시스템에 적용하기 위해 FPGA 내에 VHDL 로직을 구현하여 주파수 오차 및 위상 오차에 따른 성능 평가를 수행하였다.

• 한국항행학회논문지
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• 제28권3호
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• pp.315-322
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• 2024

본 논문에서는 정해진 시간 내에 프레임을 전송해야 하는 텔레메트리 시스템에 적용하기 위한 실시간 운영체제 기반의 PCM 엔코더를 제안한다. 대형 비행체의 경우 각 센서 및 주변장치로부터 많은 상태 정보들을 계측하므로 시스템의 복잡성이 높아지는 추세이다. 또한 계측 데이터가 많아지면서 정해진 시간 내에 프레임을 전송하기 위한 PCM 엔코더의 역할이 중요해지고 있다. 기존 일반적인 엔코더는 규격이 변경되거나, 추가 기능 구현 시 유연성이 떨어지므로 이를 보완하기 위한 설계가 필요하다. 이에 작은 임베디드 소프트웨어에 탑재가 가능한 실시간 운영체제인 uC/OS-II를 적용한 PCM 엔코더 설계를 제안한다. 또한, 타당성을 확인하기 위해 태스크의 실행시간을 측정하는 시뮬레이션을 수행하여 성능을 확인하였다.

• 전자공학회논문지
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• 제53권8호
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• pp.39-48
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• 2016

본 논문에서는 소스와 드레인의 구조가 육각형인 FinFET에서 구조 변수 및 핀/핑거 개수 증가에 따른 열 저항 모델을 제안한다. 소자의 크기가 감소하여 발열 효과 및 열 특성의 영향이 커졌으며, 이를 분석하기 위해 소자의 열 저항은 중요한 요소이다. 열 저항 모델은 소자에서 열이 생성되는 열원과 열이 빠져나가는 contact를 설정했으며, 도메인은 열원과 4 부분의 소스, 드레인, 게이트, 서브스트레이트 contact를 통해 나누어진다. 또 각각의 contact 열 저항 모델은 TCAD의 시뮬레이션 결과의 온도 및 열 흐름을 분석하여 해석이 용이한 형태로 세분화하였다. 도메인들은 그 구조에 따라 구조 변수를 통한 적분 및 등각 매핑 방식을 기반으로 모델링하였다. 먼저 싱글 핀으로 열 저항을 분석하여 모델링하였으며, 멀티 핀/핑거의 열 저항 모델의 정확도를 높이기 위해 채널증가에 따른 파라미터의 변화를 적용하였다. 제안한 열 저항 모델은 3D Technology CAD 시뮬레이션을 해석하여 얻은 열 저항 결과와 비교하였으며, 싱글 핀 및 멀티 핀의 전체 열 저항 모델은 3 % 이하의 오차를 얻었다. 제안한 열 저항은 핀/핑거 개수의 증가에 따른 열 저항을 예측할 수 있으며, 발열효과 및 열 특성 분석을 계산하여 회로 특성을 개선할 수 있다.

• 터널과지하공간
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• 제28권4호
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• pp.325-342
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• 2018

${\bigcirc}{\bigcirc}$광산은 연약한 암반특성에서 2차, 3차 채광을 하기 위한 다양한 방법이 시도되었다. 이러한 채광을 위해서는 패널형태로 채광구획을 나누고 패널채광을 하는 동안 패널이 유지되어야 한다. 본 과업에서는 패널 사이의 채광갱도를 강지보에 의하여 유지하고 확률론적으로 패널의 유지기간을 평가하였다. 패널 유지기간 평가를 위하여 Taylor 식을 이용하고, Pert 분포를 개념적으로 변형하여 적용하였다. 주요 입력자료는 Pert 분포에 의하여 결정하고 Monte Carlo 시뮬레이션을 실시하여 확률분포에 대한 패널의 유지기간을 평가하였다. 그 결과 패널폭 18-25 m일 경우 최소 6.5일에서 최대 20.6일 까지 패널의 자립이 가능한 것으로 분석되었다. 신뢰수준 90%에서 무지보 유지기간은 8.2-15.6일 정도로 분석되었다. 이러한 짧은 패널의 유지기간은 패널채광이 불가능하기 때문에 패널의 유지를 위하여 강지보를 계획하였다. 그 결과 광산별 3년 이내의 채광계획으로 패널유지를 위한 강지보를 적용하면, 90% 신뢰수준 내에서 패널의 유지가 가능한 것으로 분석되었다.

• 전자공학회논문지SC
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• 제38권3호
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• pp.40-46
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• 2001

본 논문에서는 10개의 트랜지스터를 이용한 새로운 저전력 전가산기의 회로를 제안한다. 회로는 six-transistor CMOS XOR 회로를 기본으로 하여 XOR 출력뿐만 아니라 XNOR 출력을 생성하며, 전가산기를 구성하는 트랜지스터의 수를 줄임과 동시에 단락회로를 없앰으로써 저전력 설계에 유리하게 하였다. 실측 회로의 크기 평가를 위해서 0.65 ${\mu}m$ ASIC 공정으로 의해 레이아웃을 하고 HSPICE를 이용해서 시뮬레이션을 하였다. 제안한 가신기의 셀을 이용하여 2bit， 8bit 리플 캐리 가산기를 구성하여 소비 전력, 지연 시간, 상승시간, 하강시간에 대한 시뮬레이션 결과로 제안한 회로를 검증하였다. 25MHz부터 50MHz까지의 클럭을 사용하였다. 8bit 리플 캐리 전가산기로 구현하였을 때의 소모되는 전력을 살펴보면 기존의 transmission function full adder (TFA) 설계보다는 약 70% 정도, 그리고 14개의 transistor (TR14)[4]를 쓰는 설계보다는 약 60% 우수한 특성을 보이고 있다. 또한 신호의 지연시간은 기존의 회로, TFA, TR14 보다 1/2배 정도 짧고, 선호의 상승시간과 하강 시간의 경우는 기존 회로의 2${\sim}$3배 정도 빠르게 나타났다.

• 대한토목학회논문집
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• 제30권1D호
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• pp.79-87
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• 2010

도시가로는 이동을 위한 공간의 기능주의적인 일률적 시설배치를 벗고 쾌적하고 친숙한 문화공간의 역할을 담당할 수 있는 공간으로 바뀔 수 있게 되었다. 또한 도시경관을 구성하는 요소 중 가로경관을 대상으로 그 중에서도 광역도로의 가로경관을 구성하는 다양한 요소들을 분석 및 도출하여 문제점 및 개선방안을 파악하여 쾌적하고 편리한 동시에 지역의 정체성을 나타내는 가로경관을 갖는 광역도로가 될 수 있는 방안을 마련하는 것은 가로경관 형성에 큰 의미가 있다고 판단한다. 따라서 본 연구는 먼저, 가로경관의 이론적 고찰과 광역도로의 입지적 특성 등을 고려하여 광역도로 가로경관의 구성요소를 도출하여 이들을 제어하여 시뮬레이션을 작성하였다. 이를 토대로 시행한 평가를 통해 진입부는 친숙한 가로경관의 구성인자, 진입관문으로서 symbol적인 가로경관의 구성인자, 연속적이고 동적인 가로경관의 구성인자, 재미있고 즐거운 가로경관의 구성인자로 4가지의 구성인자가 광역도로의 진입부 가로경관을 대표할 수 있음을 확인하였고 중간부에서는 친근한 가로경관의 구성인자, 안정적이고 부드러운 가로경관의 구성인자, 즐겁고 동적인 가로경관의 구성인자, 상징적인 가로경관의 구성인자로 4가지의 구성인자가 광역도로의 중간부 가로경관을 대표할 수 있음을 확인하였다.