• 한국항해항만학회지
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• 제40권6호
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• pp.421-430
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• 2016

컨테이너 터미널에서 육상 운송을 담당하는 트럭 운송사 입장에서의 트럭 대기 시간을 줄이기 위한 게이트 시뮬레이션 모델을 개발하였다. 개발 모델의 검증을 위하여 부산신항 P항만을 대상으로 2014년 12월의 4주간 트럭 진출입 자료를 적용한 결과, 99% 이상의 정확성을 보였다. 또한, 개발한 시뮬레이션 모델을 통해 기존 게이트 시스템과 최근 게이트 시스템을 비교해 보았다. 결과적으로 동쪽 진입 게이트 기준으로 기존 게이트 시스템에서는 최대 50대의 트럭 대기와 120분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 10대의 트럭 대기와 5.3분의 대기 시간이 소요되었다. 서쪽 진입 게이트 기준으로 기존 게이트 시스템에서는 최대 17대의 트럭 대기와 34분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 10대의 트럭 대기와 5.3분의 대기 시간이 소요되었다. 서쪽 진출 게이트 기준으로 기존 게이트 시스템에서는 최대 11대의 트럭 대기와 5.5분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 9대의 트럭 대기와 4.4분의 대기 시간이 소요되었다. 본 개발 모델을 통하여 각 게이트의 트럭당 진출입 처리 시간에 따라 어느 정도의 트럭 대기가 발생하는지를 파악할 수 있게 되었다. 또한, 각 게이트에서 트럭 진출입에 따른 트럭당 처리 시간을 여러 시나리오별로 시뮬레이션하여 트럭의 대기가 발생되지 않는 최적 게이트 시스템의 운영 기준을 찾는데 활용될 수 있다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권3호
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• pp.57-64
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• 2019

본 논문에서는 이벤트구동 게이트수준 타이밍 시뮬레이션의 성능 향상 및 디버깅 효율성 크게 높일 수 있는 공간적 부분시뮬레이션 전략이 적용된 효율적인 예측기반 병렬 시뮬레이션 기법을 제안한다. 제안된 기법은 병렬 이벤트구동 로컬시뮬레이션들의 입력값과 출력값에 대한 빠르면서도 정확한 예측을 달성하기 위해서, 공간적 부분시뮬레이션 전략을 추상화 상위수준 시뮬레이션에 적용하여 정확한 예측 데이터를 빠르고 즉각적으로 생성해낸다. 공간적 부분시뮬레이션 전략이 적용된 예측기반 병렬 게이트수준 타이밍 시뮬레이션은 성능 평가를 위하여 사용된 6개의 벤치마크 설계들에 대하여 제일 일반적인 순차 이벤트구동 게이트수준 타이밍 시뮬레이션에 비하여 평균 약 3.7배, 상용화된 멀티코어 기반의 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션에 비해서는 평균 9.7배, 그리고 기존의 가장 우수한 예측기반 병렬 이벤트구동 게이트 수준 타이밍 시뮬레이션 결과에 비해서도 평균 2.7배의 시뮬레이션 성능이 향상됨을 확인할 수 있었다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2007년도 추계학술대회 및 제23회 정기총회
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• pp.309-310
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• 2007

컨테이너터미널의 Gate는 컨테이너의 출입구를 의미하는 것 외에 컨테이너 정보의 최초 입력점이라는 중요한 의미를 가지고 있다. 따라서 컨테이너 정보의 정확한 습득을 위해 다양한 컨테이너 변호 인식방법이 사용되고 있으며, 이러한 적용방법에 따라 Gate의 생산성에도 많은 차이가 발생하고 있다. 최근, 정부의 u-IT사업추진에 따라 적용되기 시작한 RFID를 이용한 Gate자동화 방식은 기존시스템에 대한 새로운 접근을 요구하게 되었다. RFID를 이용함에 따라 각 시스템의 단점을 보완하는 정성적 이점과 더불어 정량적 생산성 향상이라는 기대치도 높아지게 되었다. 따라서 본 연구에서는 RFID를 이용한 Gate 자동화 시스템과 기존의 Gate시스템과의 생산성 차이를 시뮬레이션을 통해 검증함으로써 RFID 방식의 Gate를 고려하고 있는 컨테이너터미널에 관련된 정보를 제공하고자 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.490-493
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• 2002

본 논문에서는 main gate와 side gate를 갖는 double gate MOSFET의 side gate 길이와 side gate 전압에 대한 최적의 값을 조사하였다. main gate 50nm에서 각각의 side gate 길이에 대한 최적의 side gate 전압은 대략 3V이다. 또한, main gate 길이에 대한 최적의 side gate 길이는 대략 70nm이다. 이때, side gate 길이에 대한 전달 컨덕턴스 및 subthreshold slope에 대한 값들을 나타내었다. 이때 소자의 특성 분석을 위해 ISE-TCAD를 사용하여 시뮬레이션 하였다.

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 1997년도 춘계 학술대회 발표집
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• pp.36-38
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• 1997

본 논문은 gate-level timed circuits의 자동 합성과 검증에 대한 것으로, 동기 회 로는 디자인을 최적화하기 위해 합성 절차가 사용된 동안 설계서에 명시된 시간 정보에 속 한 비동기 회로의 일부로서 이 시스템은 열거된 일반적인 회로 작용과 시간의 요구 조건에 대해 설계를 해석한다. 이 설계는 영향을 미치는 상태 공간을 구하기 위해 정확하고 효과적 인 시간 해석 알고리즘을 사용해 해석할 수 있는 그래픽 표현으로 자동적으로 변환된다. 이 상태공간으로부터 합성 절차는 standard-cells과 gate-arrays와 같은 반 주문형 반도체로 매핑을 용이하게 하기 위해 기본 게이트만을 사용해 어려움을 해결하는 시간에 대한 회로 유도된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.661-663
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• 2004

본 논문에서는 main gate와 side gate를 갖는 double gate MOSFET의 C-V 특성을 조사하기 위하여 side gate 길이와 side gate 전압을 변화시켜 조사하였다. Main gate 전압은 -5V에서 +5V까지 변화시켰으며, main gate 길이가 50nm, side gate 길이가 70nm, side gate 전압이 3V, drain 전압이 2V일때 우수한 C-V 특성을 얻었다. 이 때 소자의 특성 분석을 위해 ISE-TCAD를 사용하여 시뮬레이션 하였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1309-1313
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• 2019

본 논문에서는 Gate grounded NMOS(GGNMOS)와 Gate grounded Lateral insulated gate bipolar transistor(GGLIGBT), Silicon Controlled Rectifier(SCR), 그리고 제안된 ESD 보호 소자에 대한 전기적 특성을 비교 및 분석하였다. 우선 각 소자에 대한 I-V 특성 곡선을 시뮬레이션 함으로써 트리거 전압과 홀딩 전압을 확인하였다. 그 후에 각 소자에 대한 HBM 4k 시뮬레이션을 통해서 감내 특성을 확인하였다. HBM 4k 시뮬레이션 결과, 제안된 ESD 보호소자의 최대 온도가 GGNMOS와 GGLIGBT와 SCR에 비해서 낮기 때문에 그만큼 감내 특성이 개선되었다고 할 수 있으며, 이는 신뢰성 측면에서 우수한 ESD 보호소자임을 의미한다.

• 전자공학회논문지SC
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• 제38권2호
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• pp.50-55
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• 2001

저 전력을 소모하는 새로운 방식의 논리회로를 설계하여 이의 성능실험을 위해 패리티체커를 구성하여 시뮬레이션 하였다. 기존의 저전력 소모용으로 설계된 논리회로(CPL, DPL, CCPL 등)들은 패스 트랜지스터를 통과하면서 약해진 신호를 풀 스윙 시키기 위해서 인버터를 사용하는데, 이 인버터가 전력소모의 주원인이 되고 있음이 본 논문에서 시뮬레이션 결과 밝혀졌다. 따라서 본 본문에서는 인버터를 사용하지 않고 신호를 풀스윙 시킬 수 있는 회로를 고안하였다. 기존의 CCPL게이트로 구성한 패리티체커에 비해 본 논문에서 제안한 게이트로 구성된 것이 33%의 전력을 적게 소모하는 것으로 시뮬레이션 결과 나타났다.

• 전기전자학회논문지
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• 제25권2호
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• pp.381-387
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• 2021

과거 주로 게임과 동영상 재생에 있어 리얼함을 극대화하기 위해 사용되었던 HMD(Head Mount Display)의 수요가 증가하고, 그 활용 범위가 교육과 훈련 등으로 확대되면서, 기존 HMD의 성능을 향상시킬 수 있는 방안에 대한 관심이 높아지고 있다. 본 논문에서는 HMD의 각 화소 회로에 제어 신호를 보내는 gate driver의 성능을 향상시키기 위해 CNT를 포함한 트랜지스터를 활용하는 방법에 대해 논하고자 한다. 기존 gate driver의 버퍼부를 구성하는 트랜지스터를 CNT를 포함한 트랜지스터로 교체하는 회로 설계 방법을 제안하고, 그 성능을 회로 시뮬레이션을 통해 기존 트랜지스터로만 구성된 gate driver의 성능과 비교해 보고자 한다. 시뮬레이션 결과, gate driver에 CNT를 포함할 경우 12.5 GHz의 속도로 기존 gate driver 대비 약 0.3V 증가된 출력 전압(1.1V)을 얻을 수 있었으며, 최대 20배의 gate width를 줄일 수 있었다.

• 한국방사선학회논문지
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• 제13권5호
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• pp.773-778
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• 2019

X-선을 이용한 영상은 진단에 필수적인 요소지만 영상에서의 noise발생이 불가피하다. 이를 보완하기 위해 환자의 피폭선량은 낮추면서 영상의 질은 높여주는 total variation (TV) 알고리즘이 제시되었다. 본 연구의 목적은 시뮬레이션을 통해 부가 여과판의 두께에 따라 방사선 영상 촬영 시 영상의 화질에 미치는 영향을 확인하고, TV 알고리즘의 유용성을 평가하는 것이다. 부가 여과판의 두께변화에 따른 각 알고리즘 적용 시 Geant4 Application for Tomographic Emission (GATE) 시뮬레이션 영상을 이용하여 Polymethylmethacrylate(PMMA) 팬텀의 실제 크기, 모양과 재질을 동일하게 하고 대조도 대 잡음비 (contrast to noise ratio, CNR)과 변동계수 (coefficient of variation, COV)값을 비교하였으며 그 결과 TV 알고리즘 적용 시 CNR 값이 가장 높고 COV 값이 가장 낮다는 것을 확인할 수 있었다. 또한, 모든 알고리즘에서 0 mmAl을 사용할 경우 가장 우수한 CNR과 COV값을 얻을 수 있었다.