• 전자공학회논문지SC
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• 제37권2호
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• pp.29-36
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• 2000

본 논문에서는 트랜지스터 동작영역에 독립적인 일정 트랜스컨덕턴스 rail-to-tail 입력회로 및 AB-급 출력회로를 갖는 2단 연산증폭기를 제시한다. rail-to-rail 입력회로는 추가 NMOS 및 PMOS 차동 입력단 구조를 사용하여, 전체 동상 입력 전압에서 항상 일정한 트랜스컨덕턴스를 갖도록 하였다. 이러한 입력단 회로는 기존 MOS의 정확한 전류-전압 관계식을 사용하지 않고, 트랜지스터의 동작영역에서, 즉 강 반전 및 약 반전, 독립적인 새로운 광역 선형 전류관계를 제안한다. 본 논문에서 제안한 입력단 회로를 SPICE를 사용하여 모의실험 결과, 전체 동상 입력 전압에 대해서 4.3%의 변화율이 나타남을 검증하였다. AB-급 출력단 회로는 공급 전압원에 독립적인 일정한 동작 전류값을 갖고, 출력 전압은 Vss+0.1에서 Vdd-0.15까지 구동하는 전압 특성을 나타내었다. 또한 출력단은 AB-급 궤환 제어 방식을 사용하여 저전압에서 동작 할 수 있다. 전체 연산 증폭기의 단일-이득 주파수 및 DC 전압이득 변화율은 각각 4.2% 및 12%로 나타냈다.

• 천문학회보
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• 제39권2호
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• pp.91.1-91.1
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• 2014

IGRINS (the Immersion GRating INfrared Spectrometer) is a high resolution wide-band infrared spectrograph developed by the Korea Astronomy and Space Science Institute (KASI) and the University of Texas at Austin (UT). This spectrograph has H-band and K-band science cameras, both of which use Teledyne's $2.5{\mu}m$ cutoff $2k{\times}2k$ HgCdTe HAWAII-2RG CMOS science grade detectors. Teledyne's cryogenic SIDECAR ASIC boards and JADE2 USB interface cards were installed to control these detectors. We performed lab experiments and test observations to optimize and evaluate the detector systems of science cameras. In this presentation, we describe a process to optimize bias voltages and way to reduce pattern noise with reference pixel subtraction schemes. We also present measurements of the following properties under optimized settings of bias voltages at cryogenic temperature (70K): read noise, Fowler noise, dark current, and reference-level stability, full well depth, linearity and conversion gain.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2003년도 International Meeting on Information Display
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• pp.7-10
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• 2003

Samsung SDI has developed a full color 5.0" WVGA AMOLED display with top emission and a super fine pitch of 0.1365mm(l86ppi), the world's highest resolution OLED display ever reported to date. Scan driver circuits and demux circuit were integrated into the display panel, using low temperature poly-Si TFT CMOS technology, and data driver circuit were mounted using COG chips. Peak luminescence was greater than 300cd/ $m^2$ with power consumption of 500mW with 30% of the pixels on illuminated.

• 한국광학회지
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• 제23권3호
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• pp.97-102
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• 2012

일반적으로 왜곡을 측정하는 방법으로 패턴의 전체 이미지를 분석하여 왜곡을 평가하는 방법을 이용하고 있으나 정확도가 높지 않아 카메라 등의 광학계에 많이 적용되고 있다. 1um이하의 정확도를 요구하는 왜곡수차를 측정하는 방법으로는 고가의 정밀 스테이지를 이용하여 마스크의 이미지 위치를 정확히 측정하는 방법이 주로 이용된다. 본 논문에서는 정확도가 요구되지 않는 매뉴얼 스테이지를 이용하여 왜곡을 정확히 측정하는 방법을 연구 하였다. 주요 아이디어로는 CCD나 CMOS를 이용하여 마스크 이미지를 일부 중첩되도록 분할측정하고 인접중첩영역의 이미지를 통합하여 마스크 이미지 위치를 정확히 계산하는 것이다. 마스크 이미지의 정확한 위치정보를 얻기 위해 Canny Edge Detection 기법을 사용하였으며 이렇게 확보된 위치정보로부터 좌표변환과 최소자승법을 사용하여 정확한 왜곡수차를 계산하는 과정을 연구하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.404-416
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• 2015

Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.

• 한국정보통신학회논문지
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• 제12권6호
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• pp.1056-1063
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• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하였으며, 이를 통해 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다. 설계된 비터비 복호기의 BER (Bit Error Rate) 성능에 대한 시뮬레이션 결과, 부호화율 1/3과 구속장 7로 동작하는 경우에 3.6 dB의 $E_b/N_o$에서 $10^{-4}$의 비트 오류율을 나타냈다.

• 지질공학
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• 제30권1호
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• pp.17-30
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• 2020

광학영상화검층은 광원과 CMOS 영상 센서를 이용하여 시추공벽을 이미지로 구현하는 물리검층 기술로 지하의 불연속면에 대한 여러 가지 원위치 정보를 고분해능으로 제공한다. 최근 시추공영상화검층은 지반침하 모니터링, 암반 무결성 평가, 응력으로 인한 단열 변화 탐지, 극지에서의 빙하 연대측정 등 그 활용범위가 매우 다양해졌다. 현재 국내외로 많이 이용되고 있는 시추공영상화검층 시스템은 장비 사양에 따라 한계점을 가지고 있어 적용 범위에 대한 검증과 여러 가지 시추공 환경에 대한 적절한 품질관리가 필요하다. 그러나 광학영상화검층의 자료로 도출되는 이미지는 원위치 정보로 정확도, 구현도, 신뢰성에 대한 검증에 직접적인 비교 확인이 어렵다. 본 논문에서는 신뢰성 있는 고품질 자료 취득 방법과 자료 처리 방법을 확인하기 위해 시추공 환경과 유사한 모듈화 된 균열모형시추공을 설계·제작하여 현재까지 보고되지 않은 실험에 대한 결과를 얻고자 하였다. 검출기 자기계 방향 확인의 정확성을 검증하고, 노출시간에 따른 색상의 구현도 및 균열의 분해능 관계, 정확한 간극 측정을 위한 자료 처리 방법 등을 제시하였다. 다양한 시추공 환경을 모사한 균열모형시추공 실험을 통해 고분해능의 신뢰성 높은 광학영상화검층의 자료 취득 및 해석이 가능할 것으로 기대된다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}