• 한국유체기계학회 논문집
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• 제10권5호
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• pp.9-19
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• 2007

Fluid temperature fluctuations in a mixing tee pipe were numerically analyzed by LES model in order to clarify internal turbulent flows and to develope an evaluation method for high-cycle thermal fatigue. Hot and cold water with an temperature difference $40^{\circ}C$ were supplied to the mixing tee. Fluid temperature fluctuations in a mixing tee pipe is analysed by using the computational fluid dynamics code, FLUENT, Temperature fluctuations of the fluid and pipe wall measured as the velocity ratio of the flow in the branch pipe to that in the main pipe was varied from 0.05 to 5.0. The power spectrum method was used to evaluate the heat transfer coefficient. The fluid temperature characteristics were dependent on the velocity ratio, rather than the absolute value of the flow velocity. Large fluid temperature fluctuations were occurred near the mixing tee, and the fluctuation temperature frequency was random. The ratios of the measured heat transfer coefficient to that evaluated by Dittus-Boelter's empirical equation were independent of the velocity ratio, The multiplier ratios were about from 4 to 6.

• 대한기계학회:학술대회논문집
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• 대한기계학회 2004년도 춘계학술대회
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• pp.893-898
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• 2004

This research proposes an implementation method of linearized equations of motion for multibody systems with closed loops. The null space of the constraint Jacobian is first pre multiplied to the equations of motion to eliminate the Lagrange multiplier and the equations of motion are reduced down to a minimum set of ordinary differential equations. The resulting differential equations are functions of all relative coordinates, velocities, and accelerations. Since the coordinates, velocities, and accelerations are tightly coupled by the position, velocity, and acceleration level constraints, direct substitution of the relationships among these variables yields very complicated equations to be implemented. As a consequence, the reduced equations of motion are perturbed with respect to the variations of all coordinates, velocities, and accelerations, which are coupled by the constraints. The position, velocity and acceleration level constraints are also perturbed to obtain the relationships between the variations of all relative coordinates, velocities, and accelerations and variations of the independent ones. The perturbed constraint equations are then simultaneously solved for variations of all coordinates, velocities, and accelerations only in terms of the variations of the independent coordinates, velocities, and accelerations. Finally, the relationships between the variations of all coordinates, velocities, accelerations and these of the independent ones are substituted into the variational equations of motion to obtain the linearized equations of motion only in terms of the independent coordinate, velocity, and acceleration variations.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.575-577
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• 2017

공개 키 암호화에서 RSA 알고리즘은 연산시간이 높은 modular 지수 연산을 사용한다. RSA의 modular 지수 연산은 반복되는 modular 곱셈을 통해 연산한다. 빠른 해독 및 암호화 속도를 가지는 높은 효율의 RSA 알고리즘을 위해 수년간 빠른 modular 곱셈 알고리즘이 연구되었다. 그러나, Montgomery 곱셈은 추가적인 피연산자(반복 루프가 있는 3개의 피연사자)에 의해 캐리 전파 지연이 발생되는 단점이 있다. 본 논문에서는 RSA 암호화 시스템의 가벼운 어플리케이션을 위한 Montgomery 곱셈의 면적을 줄이는 하드웨어 구조를 제안한다. 제안된 하드웨어 구조는 90nm 셀 라이브러리 공정에서 합성한 결과 884.9MHz에서 84k 게이트 수를 가지며, 250MHz에서 56k 게이트수를 가진다.

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.81-86
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• 2023

Recently, demand for embedded systems requiring low power and high specifications has been increasing, and RISC-V processors are being widely applied. RISC-V, a RISC-based open instruction set architecture (ISA), has been developed and researched by UC Berkeley and other researchers since 2010. RV32I ISA is sufficient to support integer operations such as addition and subtraction instructions, but M-extension should be defined for multiplication and division instructions. This paper proposes an RV32I, RV32IM processor, and indicates benchmark performance scores compared to an existing processor. Additionally, A non-stalling method was proposed to support a 2-stage pipelined DSP multiplier to the 5-stage pipelined RV32IM processor. Proposed RV32I and RV32IM processors satisfied a maximum operating frequency of 50 MHz on Artix-7 FPGA. The performance of the proposed processors was verified using benchmark programs from Dhrystone and Coremark. As a result, the Coremark benchmark results of the proposed processor showed that it outperformed the existing RV32IM processor by 23.91%.

• Journal of electromagnetic engineering and science
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• 제9권3호
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• pp.130-140
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• 2009

The design theory and experimental results of a true random noise radar system are presented in this paper. Target range information can be extracted precisely by correlation processing between the delayed reference and the signal received from a target, and the velocity information by the Doppler processing with successive correlation data. A K-band noise radar system was designed using random FM noise signal, and the characteristics of the fabricated system were examined with laboratory and outdoor experiments. A C-band random FM noise signal was generated by applying a low-frequency white Gaussian noise source to VCO(Voltage Controlled Oscillator), and a K-band Tx noise signal with 100 MHz bandwidth was obtained by using a following frequency multiplier. Two modified wave-guide horn arrays were designed and fabricated, and used for the Tx and Rx antennas. The required amount of Tx/Rx isolation was attained by using a coupling cancellation circuit as well as keeping them apart with predetermined spacing. A double down-conversion scheme was used in the Rx and reference channels, respectively, for easy post processing such as correlation and Doppler processing. The implemented noise radar performance was examined with a moving bicycle and a very high-speed target with a velocity of 150 m/s. The results extracted by the Matlab simulation using the logging data were found to be in a reasonable agreement with the expected results.

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1267-1275
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• 2017

NIST 표준에 정의된 이진체(binary field) 상의 233-비트 타원곡선을 지원하는 타원곡선 암호(elliptic curve cryptography; ECC) 프로세서를 설계하였다. 타원곡선 암호 시스템의 핵심 연산인 스칼라 점 곱셈을 수정형 Montgomery ladder 알고리듬을 이용하여 구현함으로써 단순 전력분석에 강인하도록 하였다. 점 덧셈과 점 두배 연산은 아핀(affine) 좌표계를 기반으로 유한체 $GF(2^{233})$ 상의 곱셈, 제곱, 나눗셈으로 구현하였으며, shift-and-add 방식의 곱셈기와 확장 유클리드 알고리듬을 이용한 나눗셈기를 적용함으로써 저면적으로 구현하였다. 설계된 ECC 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과 49,271 GE로 구현되었고, 최대 345 MHz의 동작 주파수를 갖는다. 스칼라 점 곱셈에 490,699 클록 사이클이 소요되며, 최대 동작 주파수에서 1.4 msec의 시간이 소요된다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.32-38
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• 2009

FFT(Fast Fourier Transform) 프로세서는 OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서 사용된다. 근래에는 광대역과 이동성에 대한 요구가 높아짐에 따라 큰 포인트를 가지는 FFT 프로세서의 연구가 필요하다. FFT 포인트 수가 증가할수록 회전인자가 저장된 메모리가 차지하는 면적은 증가한다. 본 논문에서는 Radix-2, $2^2,\;2^3,\;2^4$ 알고리즘의 회전인자 인덱스 생성 방법을 제안한다. 제안한 회전인자 인덱스 생성기(Twiddle Factor Index Generator : TFIG)는 간단하게 카운터와 양수곱셈기로만 구성된다. 각각의 R2SDF(Radix-2 Single-Path Delay Feedback), $R2^2SDF,\;R2^3SDF,\;R2^4SDF$ 1024포인트 FFT 프로세서에 ROM 크기를 1/8N로 줄인 회전인자 계수 생성기(Twiddle Factor Coefficient Generator : TFCG)를 설계하여 제안한 알고리즘을 검증하였다. $R2^4SDF$의 TFCG 경우 면적, 전력에서 각 57.9%, 57.5%정도의 이득을 얻었다.

• 한국산학기술학회논문지
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• 제16권10호
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• pp.7196-7203
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• 2015

본 연구의 목적은 항공기 재밍장비의 핵심 부품으로 재밍신호를 재송신할 수 있는 디지털고주파기억장치 개발 기술의 가치를 평가하는 것이다. 본 논문에서는 국방기술품질원에서 국방기술에 대한 가치평가를 위해 개발한 수익접근법 기반의 "국방기술 가치평가 방법론(DTV)"을 사용하여 가치평가를 하였다. 가치평가 결과에 따르면, 디지털고주파기억장치 개발 기술에 대한 경제적 가치는 8.54억 원으로 평가되었고, 국방기술의 특수성을 고려한 공익적 가치승수는 0.7899로 평가되어 공익적 가치는 6.75억 원으로 산출되었다. 개발 기술의 최종 가치는 15.29억 원으로 평가되었다.

• 한국정보통신학회논문지
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• 제12권1호
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• pp.17-24
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• 2008

서브하모닉파 주입동기에 의한 밀리미터파 대역 고주파원의 고성능화에 대하여 다루었다. MES-FET로 8.7GHz의 발진기를 구성하고 서브하모닉파의 주입동기 방식으로 구동하여 17.4GHz의 고조파를 발생시켰다. 이러한 시스템에서 발진기는 발진과 동시에 체배기의 기능을 수행하여 안정된 고조파 발생시킬 수 있다. 이 기술을 채택하면 자려발진주파수가 비교적 낮은 발진기로도 고안정, 고출력 고주파를 발생시키는 고조파출력 발진기를 실현할 수 있다. 실험의 결과, 주입 동기의 범위 26MHz 내에서 고출력 고조파가 관측되었으며, 서브하모닉파 주입전력에 비례하였다. 스펙트럼 분석기로 고조파 출력의 파형을 관측한 결과, 제2고조파 출력의 위상 안정성이 현저히 향상되었음이 확인되었다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.82-90
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• 2011

스마트폰을 비롯한 각종 매체가 발전함에 따라 우수한 성능의 부동소수점 연산기 필요성이 점차 증가하고 있다. 이러한 요구에 따라 이 논문에서는 기본이 되는 덧셈/뺄셈 뿐 아니라 기존보다 향상된 곱셈과 비교, 변환 연산을 수행하는 고속의 단정도/배정도 부동소수점 연산기의 설계를 제안한다. 가장 많이 사용하는 덧셈/뺄셈 연산기는 반올림 연산 시에 병렬화 작업을 수행함으로서 최적화를 구현하였다. 그래픽 연산 등에서 복잡한 수의 행렬연산이 많이 사용되는데, 이를 빠르게 계산하기 위해서 곱셈기 대신에 곱셈 후 덧셈을 수행하는 단일 곱셈-누산기(MAF)를 설계하였다. 분기 명령은 프로그램에서 자주 사용하는 명령으로 비교 연산에 의해 분기 조건이 결정되는데 이 논문에서는 파이프라인이 완료되기 전에 수행된 비교연산의 결과값을 바이패싱함으로서 연산의 수행시간을 감소시켰다. 또한 IEEE754-2008 표준에 추가된 변환연산을 포함하여 설계하였다. RTL 설계를 검증하기 위하여 연산기마다 40만개의 테스트 벡터를 가중치 무작위 방식으로 선별하여 시뮬레이션을 수행하였다. 검증 후에는 삼성 저전력 45nm 공정에서 합성을 수행하여 600MHz의 동작 주파수를 만족하였다. 또한 개선된 FPU와 기존의 FPU와 비교하여 면적의 감소를 확인하였다.