Hardware Design of Efficient Montgomery Multiplier for Low Area RSA

저면적 RSA를 위한 효율적인 Montgomery 곱셈기 하드웨어 설계

In public key cryptography such as RSA, modular exponentiation is the most time-consuming operation. RSA's modular exponentiation can be computed by repeated modular multiplication. To attain high efficiency for RSA, fast modular multiplication algorithms have been proposed to speed up decryption/encryption. Montgomery multiplication is limited by the carry propagation delay from the addition of long operands. In this paper, we propose a hardware structure that reduces the area of the Montgomery multiplication implementation for lightweight applications of RSA. Experimental results showed that the new design can achieve higher performance and reduce hardware area. A frequency of 884.9MHz and 250MHz were achieved with 84K and 56K gates respectively using the 90nm technology.

공개 키 암호화에서 RSA 알고리즘은 연산시간이 높은 modular 지수 연산을 사용한다. RSA의 modular 지수 연산은 반복되는 modular 곱셈을 통해 연산한다. 빠른 해독 및 암호화 속도를 가지는 높은 효율의 RSA 알고리즘을 위해 수년간 빠른 modular 곱셈 알고리즘이 연구되었다. 그러나, Montgomery 곱셈은 추가적인 피연산자(반복 루프가 있는 3개의 피연사자)에 의해 캐리 전파 지연이 발생되는 단점이 있다. 본 논문에서는 RSA 암호화 시스템의 가벼운 어플리케이션을 위한 Montgomery 곱셈의 면적을 줄이는 하드웨어 구조를 제안한다. 제안된 하드웨어 구조는 90nm 셀 라이브러리 공정에서 합성한 결과 884.9MHz에서 84k 게이트 수를 가지며, 250MHz에서 56k 게이트수를 가진다.