• 한국통신학회논문지
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• 제29권5C호
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• pp.726-736
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• 2004

본 논문에서는 타원곡선 암호 시스템을 위한 스칼라 곱셈기를 유한체 GF(2$^{l63}$)상에서 구현하였다. 스칼라 곱셈기는 stand basis를 기반으로 비트-시리얼 곱셈기와 나눗셈기로 구성되어 있으며 이 가운데 가장 많은 시간을 필요로 하는 나눗셈의 효율적인 연산을 위해 확장 유클리드 알고리즘 기반의 새로운 나눗셈 알고리즘을 제안하였다. 기존의 나눗셈기들이 가변적인 데이터 종속성으로 인해 제어 모듈이 복잡해지며 처리 속도가 느린 것에 비해 새로이 제안하는 나눗셈 알고리즘은 입력신호의 크기에 독접 적인 2-bit의 제어 신호만을 필요로 하기 때문에 기존의 나눗셈기에 비하여 하드웨어 사이즈 및 처리 속도면에서 유리하다. 또한 제안하는 나눗셈기의 연산 모듈은 규칙적인 구조를 가지고 있어 입력 신호의 크기에 따라 확장이 용이하다. 새로운 스칼라 곱셈기는 삼성전자 0.18 um CMOS 공정으로 합성하였을 경우 60,000게이트의 하드웨어 사이즈를 가지며 최대 250MHz까지 동작이 가능하다. 이 때 데이터 처리속도는 148kbps로 163-bit 프레임당 1.1㎳ 걸린다. 이러한 성능은 디지털 서명, 암호화 및 복호화 그리고 키 교환 등에 효율적으로 사용될 수 있을 것으로 여겨진다.다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.214-217
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• 2001

본 연구에서는 PCS 사업자 기지국의 RF부와 안테나를 통합한 하나의 공용 기지국으로 PCS 3사의 서비스를 제공할 수 있는 PCS 공용 기지국 시스템의 구현방안에 대해서 연구하고 제안하였으며, 구현된 시스템에 대한 무선 성능 평가 데이터를 제시하였다. 본 연구에서 PCS 공용 기지국을 구현하기 위해 다중 채널 결합기(multi-channel combiner), 듀플렉서, LNA, 전력 분배기(power divider), 전송라인(feeder line), 공용 안테나 등으로 이루어진 기지국 공용화 모듈을 설계 제작하여 PCS 사업자 기지국에 적용하였다. PCS 공용 기지국에 대한 FER, 호 통계, Ec/Io, 수신전력 등의 주요 무선 성능 파라미터를 대상으로 하는 성능 평가 결과, PCS 3사의 커버리지와 신호 품질이 PCS 사업자 기지국과 동등하다는 것을 확인하였다. PCS 사업자는 공용 기지국의 설치를 통해 설치비 및 운용비를 크게 경감할 수 있을 것으로 생각되고 본 연구의 결과는 효율적이고 경제적인 IMT-2000 서비스망 구축을 위한 기초자료로 활용될 수 있을 것이다.

• 한국전자파학회논문지
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• 제21권7호
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• pp.842-849
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• 2010

본 논문에서는 저궤도 위성용 TT&C 안테나로 사용하기 위한 광대역 원형 편파 턴스타일 안테나를 제안한다. 턴스타일 안테나는 신호를 자유 공간으로 방사하기 위한 다이폴 방사부와 원형 편파 발생을 위한 서로 90도 위상차를 가지는 두 신호를 공급하는 전력분배기부로 구성된다. 다이폴 방사부는 발사 및 우주 궤도의 극한 환경에서도 견딜 수 있는 견고한 구조로 고안을 하였으며, 전력분배기부는 광대역 특성을 가지면서 주파수에 대해 평탄한 90도 위상차를 공급할 수 있도록 설계하였다. 제안된 안테나는 저궤도 위성용 TT&C 상 하향 링크를 동시에 만족할 수 있는 광대역 특성을 가지며, 전천후 임무 수행이 가능한 넓은 빔 폭과 개선된 원형 편파 축비 특성을 보인다.

• 정보처리학회논문지C
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• 제17C권2호
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• pp.145-152
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• 2010

본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다.

• 전자공학회논문지
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• 제53권2호
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• pp.27-35
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• 2016

본 논문에서는 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중출력 주파수 합성기를 제안하였다. 제안하는 주파수 합성기는 1.8 V 동부 $0.18-{\mu}m$ CMOS 공정을 이용하여 설계하였다. 다양한 오디오 샘플링 주파수를 출력하기 위해 3차 시그마-델타 모듈레이션을 이용하여 fraction-N 디바이더를 설계하였다. 오디오 반도체에서 요구되는 낮은 지터 성능을 만족 시키기 위해 인-밴드 잡음을 분석, 최적화 하였다. $0.6mm^2$의 칩 사이즈를 가지고 0.6 MHz-200 MHz의 출력 주파수를 갖는다. 모든 모드에서 측정된 지터는 11.4 ps-21.6 ps 이다.

• 반도체공학회 논문지
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• 제2권3호
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• pp.1-5
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• 2024

본 논문은 32, 72, 80MHz 의 주파수에서 작동하는 블루투스 저에너지(BLE) 스마트 태그 애플리케이션용으로 설계된 보정 기능이 있는 레퍼런스 클럭 합성기(CR)에 대해 설명합니다. 기존 주파수 합성기와 달리 제안된 설계는 외부 소자가 필요하지 않습니다. 단일 종단 안테나를 사용하여 2.4GHz 신호에서 - 36dBm 의 최소 입력 전력을 수신하는 클럭 합성기(CR)는 저잡음 증폭기(LNA)를 통해 수신된 RF 신호를 처리하여 클럭을 합성합니다. 이 방식을 통해 시스템은 크리스털에 의존하지 않고 레퍼런스 클럭을 생성할 수 있습니다. 수신된 신호는 LNA 에 의해 증폭된 이후 16 비트 ACC(자동 클럭 보정) 회로에 입력됩니다. ACC는 수신된 신호의 주파수를 발진기 출력 주파수와 비교하여 주파수 계산 방법을 통해 32MHz 레퍼런스 클럭 합성을 용이하게 합니다. 발진기는 주파수 분배기가 있는 링 발진기(RO)를 사용하여 구성되며, 다양한 시스템 구성 요소에 대해 세 가지 주파수(32/72/80MHz)를 제공합니다. 제안된 주파수 합성기는 55nm CMOS 공정을 사용하여 구현되었습니다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.341-344
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• 2002

This paper is proposed a 8-bit analog to digital converter for CMOS image sensor. A analog to digital converter for CMOS image sensor is required function to control gain. Frequency divider is used In control gain in this proposed analog to digital converter. At 3.3 Volt power supply, total static power dissipation is 8㎽ and programmable gain control range is 30㏈. Newly suggested analog to digital converter is designed by 0.35um 2-poly 4-metal CMOS technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.845-848
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• 2005

This paper describes a 4.224GHz CMOS charge pump PLL for Mode 1 MB-OFDM UWB hopping carrier generation. It includes a qudrature VCO of which the frequency range is from 3.98GHz to 4.47GHz(@ 0.4 to 1.5 V), a divider, a PFD, a loop filter, a charge pump, and a lock detector. Designed in a 0.18um CMOS technology, the PLL draws 6.6mA from a 1.8V supply. The phase noise of the designed VCO is -133dBc/Hz@3MHz.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.158-162
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• 2015

A low phase noise CMOS voltage controlled oscillator(VCO) for multi-band/multi-standard RF Transceivers is presented. For both wide tunability and low phase noise characteristics, Hybrid inductor which uses both bondwire inductor and planar spiral inductor in the same area, is proposed. This approach reduces inductance variation and presents high quality factor without custom-designed single-turn inductor occupying large area, which improves phase noise and tuning range characteristics without additional area loss. An LC VCO is designed in a 0.13um CMOS technology to demonstrate the hybrid inductor concept. The measured phase noise is -121dBc/Hz at 400KHz offset and -142dBc/Hz at 3MHz offset from a 900MHz carrier frequency after divider. The tuning range of about 28%(3.15 to 4.18GHz) is measured. The VCO consumes 7.5mA from 1.3V supply and meets the requirements for GSM/EDGE and WCDMA standard.

• Journal of electromagnetic engineering and science
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• 제16권4호
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• pp.241-247
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• 2016

This paper proposes the design and measurement of a 6-18 GHz front-end receiver module that has been combined into a one- channel output from a two-channel input for electronic warfare support measures (ESM) applications. This module includes a limiter, high-pass filter (HPF), power combiner, equalizer and amplifier. This paper focuses on the design aspects of reducing the noise figure (NF) and matching the phase and amplitude. The NF, linear equalizer, power divider, and HPF were considered in the design. A broadband receiver based on a combined configuration used to obtain low NF. We verify that our receiver module improves the noise figure by as much as 0.78 dB over measured data with a maximum of 5.54 dB over a 6-18 GHz bandwidth; the difference value of phase matching is within $7^{\circ}$ between ports.