• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.

• 시스템엔지니어링학술지
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• 제13권2호
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• pp.9-17
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• 2017

Concept development of a real-time Field Programmable Gate Array (FPGA)-based switched Ethernet data communication network for the Man-Machine Interface System (MMIS) is presented in this paper. The proposed design discussed in this research is based on the systems engineering (SE) approach. The design methodology is effectively developed by defining the concept development stage of the life-cycle model consisting of three successive phases, which are developed and discussed: needs analysis; concept exploration; and concept definition. This life-cycle model is used to develop an FPGA-based time-triggered Ethernet (TTE) switched data communication network for the non-safety division of MMIS system to provide real-time data transfer from the safety control systems to the non-safety division of MMIS and between the non-safety systems including control, monitoring, and information display systems. The original IEEE standard 802.3 Ethernet networks were not typically designed or implemented for providing real-time data transmission, however implementing a network that provides both real-time and on-demand data transmission is achievable using the real-time Ethernet technology. To develop the design effectively, context diagrams are implied. Conformance to the stakeholders needs, system requirements, and relevant codes and standards together with utilizing the TTE technology are used to analyze, synthesize, and develop the MMIS non-safety data communication network of the APR1400 nuclear power plant.

• 조명전기설비학회논문지
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• 제23권9호
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• pp.124-129
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• 2009

최근 자동차 및 자동화 등 많은 첨단 산업분야에서 산업용 모터 정밀 제어를 위한 인버터의 요구가 증가하고 있다. 본 논문에서는 FPGA를 이용하여 단일 제어 유닛으로 여러 개의 모터를 제어할 수 있는 SVPWM 모듈을 설계 제작하여 모터 정밀제어에 응용하고자 한다. 개발된 WVPWM 모듈에는 PWM 발생기뿐만 아니라 위치 및 전류센서 처리 부분과 데프타임 보상기 알고리즘도 함께 구현되었다. 개발 툴은 ALTERA Quartus 8.0을 사용하였으며 시뮬레이션에 의해 동작 특성을 검증하였고 실험을 통해 성능을 검증하였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1400-1407
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• 2019

본 논문은 실시간 자가학습과 분류 기능을 모두 지원하는 support vector machine (SVM) 기반 가스 분류기의 하드웨어 구조 설계 및 구현 결과를 제시한다. 제안된 가스 분류기는 학습 알고리즘으로 modified sequential minimal optimization(MSMO)을 사용하였고, 학습과 분류 기능을 공유구조를 사용하여 설계함으로써 기존 논문 대비 하드웨어 면적을 35% 감소시켰다. 설계된 가스 분류기는 Xilinx Zynq UltraScale+ FPGA를 사용하여 구현 및 검증되었고, 108MHz의 동작 주파수에서 3,337개의 CLB LUTs로 구현 가능함을 확인하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제9권6호
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• pp.2201-2216
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• 2015

Peak to average power ratio (PAPR) is one of the main imperfections in the broadband communication systems with multiple carriers. In this paper, a new crest factor reduction (CFR) scheme based on interleaved phase sequence called Dummy Sequence Insertion Enhanced Partial Transmit Sequence (DSI-EPTS) is proposed which effectively reduces the PAPR while at the same time keeps the total complexity low. Moreover, the prototype of the proposed scheme in field programmable gate array (FPGA) is demonstrated. In DSI-EPTS scheme, a new matrix of phase sequence is defined which leads to a significant reduction in hardware complexity due to its less searching operation to extract the optimum phase sequence. The obtained results show comparable performance with slight difference due to the FPGA constraints. The results show 5 dB reduction in PAPR by applying the DSI-EPTS scheme with low complexity and low power consumption.

• 한국정보통신학회논문지
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• 제15권8호
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• pp.1777-1781
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• 2011

본 연구는 통신 시스템 설계 시 백플레인 (Backplane)에서 HSTL (High-Speed Transceiver Logic)의 데이터 전송 및 수신 특성을 HSPICE를 사용하여 시뮬레이션을 수행하고 FPGA에 실제 구현하여 데이터 전송특성 분석하여 시뮬레이션 결과 비교 설명 하였다. 시뮬레이션과 측정 조건은 point to point 배선 길이에 대해 데이터 전송 특성을 가능한 데이터 전송 및 수신 한계 속도에 대해 검토 하였다. 측정 결과 point to point 접속 신호 전송 및 수신 한계속도에 영향을 주는 요인은 배선 길이와 주변 전기적 잡음이 매우 중요한 역할을 함을 알 수 있었다.

• 한국항공우주학회지
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• 제32권7호
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• pp.83-90
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• 2004

본 논문은 중, 대형 비행체에 분산 탑재되어 있는 많은 센서를 효과적으로 실시간 데이터를 수집할 수 있는 시스템의 구성도를 소개하고 각종 서브 장치의 회로, 장치들간의 통신 프로토콜에 대한 설계 내용 그리고 최종적으로 실험을 통해 성능 검증한 내용을 언급한다. 각 장치들은 FPGA 소자를 기본으로 하여 모든 제어 로직, 시퀀스 로직 등의 디지털 회로를 설계 및 시뮬레이션을 수행하였으며 그 결과를 바탕으로 실제 하드웨어를 제작하여 원거리 아날로그 및 디지털 데이터의 획득, 수집 및 포맷의 일련의 과정들이 정상 적으로 이루어지는지를 확인하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권3호
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• pp.110-117
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• 2014

This paper reports a depth-adaptive sharpness adjustment algorithm for stereoscopic perception improvement, and presents its field-programmable gate array (FPGA) implementation results. The first step of the proposed algorithm was to estimate the depth information of an input stereo video on a block basis. Second, the objects in the input video were segmented according to their depths. Third, the sharpness of the foreground objects was enhanced and that of the background was maintained or weakened. This paper proposes a new sharpness enhancement algorithm to suppress visually annoying artifacts, such as jagging and halos. The simulation results show that the proposed algorithm can improve stereoscopic perception without intentional depth adjustments. In addition, the hardware architecture of the proposed algorithm was designed and implemented on a general-purpose FPGA board. Real-time processing for full high-definition stereo videos was accomplished using 30,278 look-up tables, 24,553 registers, and 1,794,297 bits of memory at an operating frequency of 200MHz.

• ETRI Journal
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• 제33권5호
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• pp.731-740
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• 2011

Reconfigurable computing using a field-programmable gate-array (FPGA) device has become a promising solution in system design because of its power efficiency and design flexibility. To bring the benefit of FPGA to many application programmers, there has been intensive research about automatic translation from high-level programming languages (HLL) such as C and C++ into hardware. However, the large gap of syntaxes and semantics between hardware and software programming makes the translation challenging. In this paper, we introduce a new approach for the translation by using the widely used GCC compiler. By simply adding a hardware description language (HDL) backend to the existing state-of- the-art compiler, we could minimize an effort to implement the translator while supporting full features of HLL in the HLL-to-HDL translation and providing high performance. Our translator, called GCC2Verilog, was implemented as the GCC's cross compiler targeting at FPGAs instead of microprocessor architectures. Our experiment shows that we could achieve a speedup of up to 34 times and 17 times on average with 4-port memory over PICO microprocessor execution in selected EEMBC benchmarks.

• IEIE Transactions on Smart Processing and Computing
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• 제4권4호
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• pp.237-250
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• 2015

This paper describes a hardware-oriented algorithm and its conceptual implementation in a real-time speed limit traffic sign detection system on an automotive-oriented field-programmable gate array (FPGA). It solves the training and color dependence problems found in other research, which saw reduced recognition accuracy under unlearned conditions when color has changed. The algorithm is applicable to various platforms, such as color or grayscale cameras, high-resolution (4K) or low-resolution (VGA) cameras, and high-end or low-end FPGAs. It is also robust under various conditions, such as daytime, night time, and on rainy nights, and is adaptable to various countries' speed limit traffic sign systems. The speed limit traffic sign candidates on each grayscale video frame are detected through two simple computational stages using global luminosity and local pixel direction. Pipeline implementation using results-sharing on overlap, application of a RAM-based shift register, and optimization of scan window sizes results in a small but high-performance implementation. The proposed system matches the processing speed requirement for a 60 fps system. The speed limit traffic sign recognition system achieves better than 98% accuracy in detection and recognition, even under difficult conditions such as rainy nights, and is implementable on the low-end, low-cost Xilinx Zynq automotive Z7020 FPGA.