• Journal of Power Electronics
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• 제16권1호
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• pp.190-204
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• 2016

An active front end (AFE) is required for a three-phase induction motor (IM) fed by a voltage source inverter (VSI), because of the increasing need to derive quality current from the utility end without sacrificing the power factor (PF). This study investigates a proportional-plus-integral (PI) controller based AFE topology that uses a super-lift converter (SLC). The significance of the proposed SLC, which converts rectified AC supply to geometrically proceed ripple-free DC supply, is explained. Variations in several power quality parameters in the intended IM drive for 0% and 100% loading conditions are demonstrated. A simulation is conducted by using MATLAB/Simulink software, and a prototype is built with a field programmable gate array (FPGA) Spartan-6 processor. Simulation results are correlated with the experimental results obtained from a 0.5 HP IM drive prototype with speed feedback and a voltage/frequency (V/f) control strategy. The proposed AFE topology using SLC is suitable for three-phase IM drives, considering the supply end PF, the DC-link voltage and current, the total harmonic distortion (THD) in supply current, and the speed response of IM.

• 한국항공우주학회지
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• 제34권2호
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• pp.101-105
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• 2006

과학기술위성 2호의 탑재 컴퓨터(OBC)의 EM 모델을 개발하고 기능 및 성능평가를 완료하였다. 과학기술위성 2호의 탑재 컴퓨터는 고성능 CPU를 탑재하여 처리 성능을 향상 시켰으며 중앙 집중식 통신구조를 가지도록 설계하여 위성 시스템 내부의 다른 서브 유닛들과 직접 통신하여 위성의 각종 서브장치들을 조정하도록 하였다. 탑재 컴퓨터에 사용되는 통신모듈, 시스템 감시회로, SEU(Single Event Upset)를 극복하기 위한 로직회로 등 각종 제어 회로들을 FPGA 내에 구현함으로써 소형화, 경량화 및 저 전력화를 추구하고 기술 집약화 하도록 하였다.

• Journal of information and communication convergence engineering
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• 제20권3호
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• pp.166-173
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• 2022

Recently, studies have been conducted on intelligent transportation systems (ITS) that provide safety and convenience to humans. Systems that compose the ITS adopt architectures that applied the cloud computing which consists of a high-performance general-purpose processor or graphics processing unit. However, an architecture that only used the cloud computing requires a high network bandwidth and consumes much power. Therefore, applying edge computing to ITS is essential for solving these problems. In this paper, we propose an edge artificial intelligence (AI) device based ITS. Edge AI which is applicable to various systems in ITS has been applied to license plate recognition. We implemented edge AI on a field-programmable gate array (FPGA). The accuracy of the edge AI for license plate recognition was 0.94. Finally, we synthesized the edge AI logic with Magnachip/Hynix 180nm CMOS technology and the power consumption measured using the Synopsys's design compiler tool was 482.583mW.

• Nuclear Engineering and Technology
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• 제56권1호
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• pp.56-63
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• 2024

In high radiation fields, gamma cameras suffer from pulse pile-up, resulting in poor energy resolution, count losses, and image distortion. To overcome this problem, various methods have been introduced to reduce the size of the aperture or pixel, reject the pile-up events, and correct the pile-up events, but these technologies have limitations in terms of mechanical design and real-time processing. The purpose of this study is to develop a real-time gamma camera to evaluate the radioactive contamination in high radiation fields. The gamma camera is composed of a pinhole collimator, NaI(Tl) scintillator, position sensitive photomultiplier (PSPMT), signal processing board, and data acquisition (DAQ). The pulse pile-up is corrected in real-time with a field programmable gate array (FPGA) using the start time correction (STC) method. The STC method corrects the amplitude of the pile-up event by correcting the time at the start point of the pile-up event. The performance of the gamma camera was evaluated using a high dose rate ¹³⁷Cs source. For pulse pile-up ratios (PPRs) of 0.45 and 0.30, the energy resolution improved by 61.5 and 20.3%, respectively. In addition, the image artifacts in the ¹³⁷Cs radioisotope image due to pile-up were reduced.

• 천문학논총
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• 제21권2호
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• pp.67-74
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• 2006

We have developed a control electronics system for an infrared detector array of KASINICS (KASI Near Infrared Camera System), which is a new ground-based instrument of the Korea Astronomy and Space science Institute (KASI). Equipped with a $512{\times}512$ InSb array (ALADDIN III Quadrant, manufactured by Raytheon) sensitive from 1 to $5{\mu}m$, KASINICS will be used at J, H, Ks, and L-bands. The controller consists of DSP(Digital Signal Processor), Bias, Clock, and Video boards which are installed on a single VME-bus backplane. TMS320C6713DSP, FPGA(Field Programmable Gate Array), and 384-MB SDRAM(Synchronous Dynamic Random Access Memory) are included in the DSP board. DSP board manages entire electronics system, generates digital clock patterns and communicates with a PC using USB 2.0 interface. The clock patterns are downloaded from a PC and stored on the FPGA. UART is used for the communication with peripherals. Video board has 4 channel ADC which converts video signal into 16-bit digital numbers. Two video boards are installed on the controller for ALADDIN array. The Bias board provides 16 dc bias voltages and the Clock board has 15 clock channels. We have also coded a DSP firmware and a test version of control software in C-language. The controller is flexible enough to operate a wide range of IR array and CCD. Operational tests of the controller have been successfully finished using a test ROIC (Read-Out Integrated Circuit).

• 한국통신학회논문지
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• 제34권12A호
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• pp.925-932
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• 2009

최근에 온도관리가 필수조건인 신선식품의 유통관리 분야에서 전지 지원 수동형 센서태그에 대한 요구가 크게 증대되고 있다. ISO/IEC18000-6REV1은 산업체에서 널리 사용되고 있는 EPCglobal Class1 Generation2 규격의 RFID 태그와 호환되는 전지 지원 수동형 센서태그를 지원하는 표준을 규정하고 있다. 본 논문에서는 전지 지원 수동형 센서태그를 지원하는 리더 모뎀을 FPGA로 설계하였으며, ISO/IEC18000-6REV1에서 정의하는 센서 데이터 처리기능을 개발하였다. 모뎀의 송신 블록은 표준에서 규정하는 성형필터(pulse shaping filter)를 지원하며, RF출력 신호는 표준에서 권고하는 스펙트럼 마스크를 만족한다. 태그의 신호를 수신하는 모뎀의 수신 블록은 심벌 타이밍 동기에 널리 사용되는 Gardner TED(Timing Error Detection) 방법을 이용하였으며, 동기 방식으로 설계된 수신기는 FM0, Miller-2, Miller-4, 그리고 Miller-8 신호를 모두 수신할 수 있다. 본 논문에서는 표준화가 진행중인 ISO/IEC18000-6REV1 규격을 만족하는 모뎀과 센서태그용 리더 시스템을 개발하여 센서태그 및 수동형 태그를 무선 환경에서 안정적으로 인식하였으며, 임베디드 리눅스 기반 플랫폼에서 센서 프로토콜을 구현하여 센서 데이터를 실시간으로 처리하였다.

• 한국항공우주학회지
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• 제33권11호
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• pp.115-120
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• 2005

본 논문에서는 과학기술위성 2호 대용량 메모리 유닛(Mass Memory Unit, MMU)의 시험모델(Engineering Model, EM)을 개발하고 기능 및 성능 시험한 결과를 제시하였다. 성능 구현에 필요한 로직들을 별도의 전용 칩들을 사용하지 않고 하나의 FPGA에 구현함으로써 대용량 메모리 유닛을 소형화, 경량화하고 저전력으로 사용할 수 있도록 하였다. 대용량 메모리는 2Gbits SDRAM 모듈을 사용하였으며 파일 시스템을 운용하여 지상국에서의 데이터 관리가 용이 하도록 하였다. 대용량 메모리에서 발생하는 SEU(Single Event Upset)를 극복하기 위해서 RS(207,187) 코드가 소프트웨어로 구현되어 있어서 187바이트당 10바이트의 에러를 복구할 수 있다. 또한 탑재체 데이터의 수신 성능을 검증하기 위해서 시뮬레이터를 제작 하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1417-1422
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• 2005

Among the sensors mainly used for displacement measurement, there are a linear CCD(Charge Coupled Device) and a PSD(Position Sensitive Detector) as a non-contact type. Their structures are different very much, which means that the signal processing of both sensors should be applied in the different ways. Most of the displacement measurement systems to get the 3-D shape profile of an object using a linear CCD are a computer-based system. It means that all of algorithms and mathematical operations are performed through a computer program to measure the displacement. However, in this paper, the developed system has microprocessor and other digital components that make the system measure the displacement of an object without a computer. The thing different from the previous system is that AVR microprocessor and FPGA(Field Programmable Gate Array) technology, and a comparator is used to play the role of an A/D(Analog to Digital) converter. Furthermore, an ATC(Automatic Threshold Control) algorithm is applied to find the highest pixel data that has the real displacement information. According to the size of the light circle incident on the surface of the CCD, the threshold value to remove the noise and useless data is changed by the operation of AVR microprocessor. The total system consists of FPGA, AVR microprocessor, and the comparator. The developed system has the improvement and shows the better performance than the system not using the ATC algorithm for displacement measurement.

• 대한전자공학회논문지SD
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• 제37권2호
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• pp.65-77
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• 2000

본 논문에서는 IC(Integrated Circuits) 칩들간의 배선 위상(topology)이 정해진 재구성 가능한(reconfigurable) FPGA(Field Programmable Gate Array) 기반 보드로의 회로 분할 문제로써 새로운 quadratic boolean programming 수식(formulation)을 제안한다. 본 수식의 목적은 회로 분할 시 사용하는 핀수와 네트들의 배선 길이의 합을 최소화하는 것이며 기존의 분할 방법에서 고려하는 제약조건 외에 서로 인접하지 않은 IC 칩들을 연결하기 위하여 다른 IC 칩을 통과(pass through)하는 네트들에 의해 사용되는 핀수도 고려한다. 또한 본 논문에서는 제안한 분할 문제를 효율적으로 해결하기 위하여 모듈 할당 방법으로 구성되어 있는 휴리스틱(heuristic) 분할 방법을 제안한다. 입력된 회로에 대하여 다른 분할 방법과 비교하여 실험한 결과 분할 문제의 주어진 제한들을 모두 만족하였다. 대부분의 배선된 회로에 대하여 핀 사용률이 적게 나타났으며 네트들의 사용한 배선 길이의 합은 최대 34.7% 적게 나타났다.

• 한국지능시스템학회논문지
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• 제11권5호
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• pp.426-432
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• 2001

본 논문은 진화형 하드웨어를 이용하여 생물의 정보처리 시스템인 셀룰라 오토마타 신경망의 구현에 관한 연구이다. 셀룰라 오토마타 신경망은 진화 및 발생을 기반으로 한 신경망 모델이다. 진화는 다양성을 주요 근원을 제공하는 돌연변이 및 재 조합 비율에 의하여 비결정론이며, 발생은 결정론 적이며 지역적인 무리현상을 따른다. 셀룰라 오토마타 신경망은 셀룰라 오토마타에 의해 신경망 내부의 각 셀의 상태를 발생시키고, 초기 셀을 유전자 알고리즘의 개체로 간주하여 초기 셀이 진화 알고리즘을 통해 진화함으로써 신경망이 진화하는 시스템이다. 본 논문은 이 시스템을 진화형 하드웨어 이용하여 하드웨어로 구현하였다. 진화형 하드웨어는 진화 알고리즘과 재구성하드웨어의 결합체이다. 즉, 재구성 하드웨어의 구성에 필요한 bit를 유전자 알고리즘의 개체로 간주한 것이다. 진화 알고리즘을 수행하기 위해 유전자 알고리즘 프로세서를 설계하였으며, 셀룰라 오토마타 신경망이 유전자 알고리즘의 개체와 셀룰라 오토마타 룰에 의해 자동적으로 신경망을 생성하기 위해 신경망을 이루는 셀들로 설계하였다. 제안된 시스템의 효율성을 검증하기 위해 Exclusive-OR 문제에 적용하였다.