• 한국항공우주학회지
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• 제35권6호
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• pp.556-563
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• 2007

저 비용으로 개발되는 초소형 위성의 경우 개발비용을 줄이기 위해서 상용제품(COTS; Commercial-Off-The Shelf)을 많이 사용하는 추세이며, 따라서 실제 위성을 운용하고 데이터를 수집 처리하는 명령 및 데이터 처리계(C&DH; Command and Data Handling)도 상용 컨트롤러를 중심으로 설계 및 개발되고 있다. 하지만 상용 컨트롤러는 그 기능이 제작사의 규격에 따라 한정되어 있기 때문에 다양한 인터페이스를 갖는 위성 개발에 적용할 경우 별도의 인터페이스 회로 구성이 필수적이다. 따라서 상용 컨트롤러가 지원하지 못하는 다수의 디지털 인터페이스를 쉽게 확장하고 SEU 보상을 위해서 FPGA(Field Programmable Gate Array)를 이용한 다중 디지털 데이터 처리 시스템(MDDCS; Multi Digital Data Control System)을 개발하였다. 개발 언어로 VHDL(Very High Speed Integrated Circuits Hardware Description Language)을 사용하였으며 Actel의 A3P1000에 구현하였다.

• 한국통신학회논문지
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• 제32권11C호
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• pp.1102-1110
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• 2007

본 논문에서는 기존의 정진폭 다중 부호 이진 직교 (CAMB: Constant-Amplitude Multi-code Biorthogonal) 변조 이론을 적용한 변복조기를 프로그래밍 가능한 게이트 배열 (FPGA: Field-Programmable Gate Array)을 사용하여 설계하고 시스템 온 칩 (SoC: System on Chip)으로 구현하였다. 이 변복조기는 FPGA을 이용하여 타겟팅 한 후 보드실험을 통해 설계에 대한 충분한 검증을 거쳐 주문형 반도체 (ASIC: Application Specific Integrated Circuit) 칩으로 제작되었다. 이러한 12Mbps급 모뎀의 SoC를 위하여 ARM (Advanced RISC Machine)7TDMI를 사용하였으며 64K바이트 정적 램 (SRAM: Static Random Access Memory)을 내장하였다. 16-비트 PCMCIA (Personal Computer Memory Card International Association), USB (Universal Serial Bus) 1.1, 16C550 Compatible UART (Universal Asynchronous Receiver/Transmitter) 등 다양한 통신 인터페이스를 지원할 뿐 아니라 ADC (Analog to Digital Converter)/DAC (Digital to Analog Converter)를 포함하고 있어 실제 현장에서 쉽게 활용될 수 있을 것으로 기대된다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2373-2379
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• 2015

우리나라 최초의 정지궤도 기상위성인 천리안 위성은 고속/저속 전송자료 서비스(HRIT/LRIT: High/Low Rate Information Transmission)를 통해 기상정보를 무료로 제공하고 있다. 본 논문은 천리안 위성의 기상정보를 수신할 수 있는 개인용 PC 기반 보급형 기상정보 수신시스템을 구축하는데 필수적인 기상정보 데이터 수신회로 개발을 소개한다. 기상정보 데이터 수신회로는 HRIT/LRIT 서비스 데이터 유닛에 대해 물리 계층과 데이터 링크 계층에 대응하는 작업을 수행한다. 이를 위해 기상정보 데이터 수신회로는 Viterbi 디코더, Sync. word 감지회로, Derandomizer, Reed-Solomon 디코더 등을 포함하고 수신된 기상정보 데이터를 호스트 PC에 제공하기 위해 PCI Express 전송 방식을 지원한다. 개발된 기상정보 데이터 수신회로는 FPGA(field programmable gate array)를 이용하여 구현되었으며 시뮬레이션과 실제 하드웨어를 통하여 그 기능이 검증되었다.

• 대한전자공학회논문지SP
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• 제46권2호
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• pp.57-64
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• 2009

본 논문에서는 계층적 KLT 특징 추적기의 하드웨어 구조를 제안한다. 계층적 KLT 특징 추적기(pyramidal Kanade-Lucas-Tomasi feature tracker)는 주로 MPU를 기반으로 구현되어 왔으나 반복연산 과정이 많아 실시간으로 처리하기 어려우므로, 실시간 수행을 위하여 FPGA(Field Programmable Gate Array)를 이용하여 구현하였다. 본 논문에서는 추출되는 특징점의 수를 일정하게 유지하기 위해 입력 영상의 밝기에 적응적으로 임계값을 설정하는 특징점 추출 알고리즘을 제안한다. 또한 계층적 KLT 추적 알고리즘을 메모리의 용량 및 대역폭의 한계를 극복하고, FPGA의 병렬처리 특성에 적합한 구조로 변환한다. 소프트웨어로 실행한 결과와의 비교를 통하여 특징점의 추출 및 추적이 유사한 양상으로 이루어짐을 검증하였고, $720{\times}480$ 영상 입력에 대해 초당 30 프레임의 full frame rate로 추적이 수행됨을 확인하였다.

• Advances in Energy Research
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• 제1권2호
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• pp.97-106
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• 2013

This study designs and tests a photovoltaic system with distributed maximum power point tracking (DMPPT) methodology using a field programmable gate array (FPGA) controller. Each solar panel in the distributed PV system is equipped with a newly designed DC/DC converter and the panel's voltage output is regulated by a FPGA controller using PI control. Power from each solar panel on the system is optimized by another controller where the quadratic maximization MPPT algorithm is used to ensure the panel's output power is always maximized. Experiments are carried out at atmospheric insolation with partial shading conditions using 4 amorphous silicon thin film solar panels of 2 different grades fabricated by Chi-Mei Energy. It is found that distributed MPPT requires only 100ms to find the maximum power point of the system. Compared with the traditional centralized PV (CPV) system, the distributed PV (DPV) system harvests more than 4% of solar energy in atmospheric weather condition, and 22% in average under 19% partial shading of one solar panel in the system. Test results for a 1.84 kW rated system composed by 8 poly-Si PV panels using another DC/DC converter design also confirm that the proposed system can be easily implemented into a larger PV power system. Additionally, the use of NI sbRIO-9642 FPGA-based controller is capable of controlling over 16 sets of PV modules, and a number of controllers can cooperate via the network if needed.

• 한국정보통신학회논문지
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• 제11권7호
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• pp.1289-1295
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• 2007

본 논문에서는 유 무선 네트워 킹을 지원하는 TRS 중계기의 전체적인 RF 시스템들을 디지털 방식으로 제어 할 수 있는 고성능 병렬 제어 시스템을 구현하였다. 구현된 시스템은 순 역방향 LPA(Linear Power Amplifier), 순 역방향 LNA(Low Noise Amplifier), 채널카드, 직렬통신(RS-232), 유 무선 TCP/IP 통신의 제어를 담당하는 FPGA(Field Programmable Gate Array) 칩과 전체 시스템의 제어를 관장하는 마스터(Master) 마이크로프로세서, 순 역방향 스펙트럼 분석기(Spectrum Analyzer, SA)를 내장하여 현재 통신되고 있는 채널의 주파수 스펙트럼을 5KHz 단위의 해상도로 관찰할 수 있도록 하는 슬레이브 마이크로프로세서, 각각의 채널카드들을 개별적으로 감시하고 채널카드내의 주파수 합성기(Frequency Synthesizer)를 프로그래밍하기 위한 10개의 채널카드용 마이크로프로세서, 그리고 그 밖의 몇 가지 주변기기들과 회로들로 구성된다. 전체 시스템은 동작의 효율성과 병렬성을 비롯하여 구현의 적합성과 비용을 고려하여 H/W(Hardware) 및 S/W(Software) 부분으로 나누었고, H/W도 FPGA과 마이크로프로세서로 나누어서 최적화를 이루고자 노력하였다.

• 한국정보통신학회논문지
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• 제11권8호
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• pp.1424-1433
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• 2007

본 논문에서 는 하드웨어의 구현을 위해 수정된 CGH(Computer Generated Hologram) 알고리즘을 바탕으로 디지털 홀로그램을 생성할 수 있는 하드웨어 구조를 제안하고 FPGA(Field Programmable Gate Array)를 기반으로 구현하고자 한다. 먼저 CGH 알고리즘을 분석 한 후에 디지털 홀로그램을 효율적으로 연산할 수 있는 CGH 셀 (cell)의 구조를 제안하고 CGH 셀의 확장을 통해서 CGH 커널 (kernel)을 구현한다. 그리고 최종적으로 CGH 커널과 SDRAM Controller, DMA 등의 블록들을 결합하여 CGH 프로세서를 구현한다. 제안한 구조는 CGH 커널 내 CGH 셀의 단순한 추가를 통해서 성능을 비례적으로 증가시킬 수 있다. 이는 CGH 셀들이 독립적으로 동작하기 때문이다. 제안한 하드웨어는 Xilinx의 XC2VP70 FPGA를 이 용하여 구현하였고 200 MHz의 동작속도에서 40,000개의 광원으로 구성된 3차원 객체를 0.205초에 $1,280{\times}1,024$크기 의 홀로그램으로 생성 할 수 있다.

• 전자공학회논문지
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• 제49권12호
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• pp.142-146
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• 2012

Today, the demand for high-speed data communication and mobile communication has exploded. Thus, there is a growing need for optical communication systems that convert large volumes of data to optical signals and that accommodate and transmit the signals across long distances. Digital optical communication with these characteristics consists of a master unit (MU) and a slave unit (SU). However, the digital optical units that are currently commercialized or being developed transmit data without compression. Thus, digital optical communication using these units is restricted by the quantity of optical frames when adding diversity or operating with various combinations of CDMA, WCDMA, WiBro, GSM, LTE, and other mobile communication technologies. This paper suggests the application of a data compression algorithm to a digital signal processor (DSP) chip as a field programmable gate array (FPGA) and a complex programmable logic device (CPLD) of a digital optical unit to add separate optical waves or to transmit complex data without specific changes in design of the optical frame.

• Journal of information and communication convergence engineering
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• 제11권3호
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• pp.190-198
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• 2013

Recently, one of the most vital advancement in the field of finance is high-performance trading using field-programmable gate array (FPGA). The objective of this paper is to design high-performance Black Scholes option trading system on an FPGA. We implemented an efficient Black Scholes Call Option System IP on an FPGA. The IP may perform 180 million transactions per second after initial latency of 208 clock cycles. The implementation requires the 64-bit IEEE double-precision floatingpoint adder, multiplier, exponent, logarithm, division, and square root IPs. Our experimental results show that the design is highly efficient in terms of frequency and resource utilization, with the maximum frequency of 179 MHz on Altera Stratix V.

• 한국음향학회지
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• 제37권4호
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• pp.215-222
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• 2018

본 논문은 실시간 혈관내초음파 영상을 위한 후단부 시스템 개발과 성능 평가 결과에 관한 것이다. 개발한 후단부 시스템은 로직 사용량과 메모리 사용량을 최소화할 수 있는 효율적인 LUTs (Look-up Tables)을 사용하여 외부 메모리 없이 하나의 FPGA (Field Programmable Gate Array)만으로 시스템을 구성함으로써 시스템의 저비용, 소형화, 경량화가 가능하도록 설계하였다. 구현한 후단부 시스템의 정확도는 FPGA의 출력값과 VHDL (VHSIC Hardware Description Language) 코드를 MATLAB 프로그램을 사용하여 동일하게 구현하여 얻은 결과를 비교함으로써 검증하였다. 토끼 동맥을 이용한 ex-vivo 실험을 통하여 개발한 후단부 시스템이 실시간 혈관내초음파 영상에 적합함을 확인하였다.