• 한국통신학회논문지
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• 제28권11A호
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• pp.936-944
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• 2003

본 논문에서는 FPGA (Field Programmable Gate Array)에 사용될 수 있는 AND/XOR기반의 기술적인 매핑 기법이 제안되었다. FPGA에서는 프로그램 블록들의 숫자가 정해져 있기 때문에 적절한 수의 입력을 가진 블록으로 회로를 나눌 수 있으면 효과적인 구현이 가능하다. Davio Expansion에 기반한 제안된 기법은 Davio Expansion 자체가 AND/XOR의 성질을 가지고 있기 때문에 XOR를 많이 포함하고 있는 에러 검출/수정, 데이터 암호/해독, 산술 회로 등을 구현하기 매우 용이하다. 본 논문에서는 제안된 기법을 이용할 때 구현되는 면적뿐만 아니라 속도도 현저히 저하될 수 있음을 MCNC 벤치마크를 이용하여 증명하였다. 면적이 줄어듦을 보이기 위하여 CLB (Configurable Logic Block) 숫자와 총 게이트 숫자가 이용되었다. CLB 숫자는 67.6 % (속도로 최적화 된 결과)와 57.7 % (면적으로 최적화 된 결과) 만큼 감소되었고 총 게이트 숫자는 65.5 %만금 감소되었다. 속도관련 결과를 확인하기 위해 사용된 최대 Path Delay는 현재 사용되고 있는 방법들에 비해 56.7 %만큼 감소되었고 최대 Net Delay는 80.5% 만큼 감소되었다.

• 한국멀티미디어학회논문지
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• 제11권10호
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• pp.1460-1470
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• 2008

최근 휴대용 기기의 성능이 향상되면서 다양한 형태의 메뉴 구성과, 메일 및 이차원 지도 등의 표현에 벡터 그래픽을 많이 도입하고 있다. 본 논문은 모바일 기기에서 많이 사용되고 여는 이차원 벡터의 처리 기술인 OpenVG (Open Vector Graphics)의 하드웨어 가속기를 제안했다. 제안된 하드웨어 가속기는 그래픽에서 처리가 빈번한 렌더링(rendering)의 각 기능을 분석하여 하드웨어 구현에 적합하도록 나누고, 그 알고리즘을 설계 및 검증하여 HDL (Hardware Description Language)로 FPGA (Field Programmable Gate Array)에 이식하여 구현되었으며, 알렉스 처리기에 비하여 약 4배의 빠른 처리속도를 보였다.

• 한국통신학회논문지
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• 제27권11C호
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• pp.1171-1177
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• 2002

본 논문에서는 ATM(Asynchronous Transfer Mode) 기반 레이블 에지 라우터에서 POS(Packet over SONET) 정합 기능을 가지는 고속의 IP(Internet Protocol) 패킷 포워딩 엔진을 제안하였다. 포워딩 엔진은 POS 물리층으로부터 수신되는 패킷에 대하여 TCAM(Ternary Content Addressable Memory)을 사용하여 고속의 룩업 처리가 가능하도록 하였다. 또한, 고속의 IP 헤더 처리 및 룩업 제어 기능을 FPGA(Field Programmable Gate Array)로 구현하여 하드웨어적으로 고속의 IP 패킷 포워딩이 가능하도록 하였다. 제안한 포워딩 엔진은 룩업 제어기에 MPLS(Multiprotocol Label Switching) 패킷 처리 기능을 구현함으로써 레이블 에지 라우터 기능도 수행하도록 하였다.

• 전자공학회논문지 IE
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• 제48권3호
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• pp.20-25
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• 2011

본 논문은 와이브로 통신환경에서 SDR(Software Defined Radio) 시스템을 위한 실행속도 증진 방법을 개발하였다. 본 논문에서는 SDR 기능 구현을 위해 GPU(Graphics Processing Unit)라는 새로운 프로세서를 사용하였다. 일반적으로 통신시스템에서는 DSP(Digital Signalling Processor)나 FPGA(Field Programmable Gate Array)를 이용하여 시스템을 구현한다. 그러나 이러한 프로세서는 장단점이 커서 구현 및 디버깅을 하기 어렵다. GPU는 다수의 프로세서로 구성되어 있어 벡터 처리에 적합하며, 각 프로세서는 thread의 셋으로 구성이 되어 있다. 본 논문에서는 GPU만의 자원뿐만 아니라 CPU 자원 까지 사용하기 위한 Framework 또한 구현하였다. 다양한 실험결과, 본 제안 시스템이 와이브로 환경에서 우수한 성능을 제공함을 확인할 수 있었다.

• ETRI Journal
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• 제46권3호
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• pp.485-500
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• 2024

A hardware architecture is presented to decode (N, K) polar codes based on a low-density parity-check code-like decoding method. By applying suitable pruning techniques to the dense graph of the polar code, the decoder architectures are optimized using fewer check nodes (CN) and variable nodes (VN). Pipelining is introduced in the CN and VN architectures, reducing the critical path delay. Latency is reduced further by a fully parallelized, single-stage architecture compared with the log N stages in the conventional belief propagation (BP) decoder. The designed decoder for short-to-intermediate code lengths was implemented using the Virtex-7 field-programmable gate array (FPGA). It achieved a throughput of 2.44 Gbps, which is four times and 1.4 times higher than those of the fast-simplified successive cancellation and combinational decoders, respectively. The proposed decoder for the (1024, 512) polar code yielded a negligible bit error rate of 10^-4 at 2.7 E_b/N_o (dB). It converged faster than the BP decoding scheme on a dense parity-check matrix. Moreover, the proposed decoder is also implemented using the Xilinx ultra-scale FPGA and verified with the fifth generation new radio physical downlink control channel specification. The superior error-correcting performance and better hardware efficiency makes our decoder a suitable alternative to the successive cancellation list decoders used in 5G wireless communication.

• 디지털산업정보학회논문지
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• 제9권3호
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• pp.59-65
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• 2013

This paper presents a novel calibration method for a base station system adopting an antenna array. The proposed technique utilizes Zadoff-Chu sequence, which is included in the LTE pilot signal periodically, in order to compute the phase characteristic of each antenna channel. As the Zadoff-Chu sequence exhibits an excellent autocorrelation characteristic, it is possible for the receiving base station to retrieve the Zadoff-Chu sequence transmitted from each mobile terminal. In addition, we can obtain the phase characteristic of each antenna channel, which is the ultimate goal of the calibration procedure. The proposed calibration algorithm has been implemented using an FPGA (Field Programmable Gate Array). We have applied the proposed algorithm to an array consisting of 2 antenna elements for simplicity. the phase value implied to the first and second antenna path is very accurately calculated from the proposed procedure. From the experimental test, the proposed method provides accurate calibration results.

• 대한전기학회논문지:시스템및제어부문D
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• 제52권12호
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• pp.708-716
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• 2003

The surface EMG signal detected from voluntarily activated muscles can be used as a control signal for functional electrical stimulation. To use the voluntary EMG signal, it is necessary to eliminate the muscle response evoked by the electrical stimulation and enable to process the algorithm in real time. In this paper, we propose the Gram-Schmidt(GS) algorithm and implement it in FPGA(field programmable gate array). GS algorithm is efficient to eliminate periodic signals like muscle response, and is more stable and suitable to FPGA implementations than the conventional least-square approach, due to the systolic array structure.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1573-1576
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• 2004

• 방송공학회논문지
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• 제23권5호
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• pp.606-613
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• 2018

본 연구는 대규모 영상처리를 위한 메모리 확장을 위한 외장 메모리 확장장치 구현에 관련된 내용으로, 이는 영상처리를 위한 그래픽 워크스테이션에 장착되는 PCI(Peripheral Component Interconnect) Express Gen3 x8 인터페이스를 가지는 외장 메모리 어댑터 카드와 외장 DDR(Dual Data Rate) 메모리로 구성된 외장 메모리 보드로 구성되며, 메모리 어댑터 카드와 외장 메모리 보드간의 연결은 광 인터페이스를 통하여 이루어진다. 외장 메모리 억세스를 위해서는 Programmable I/O 방식과 DMA(Direct Memory Access) 방식을 모두 사용할 수 있도록 하여 영상 데이터의 효율적 송수신이 이루어지도록 하였다. 본 연구 결과의 구현은 Altera Stratix V FPGA(Field Programmable Gate Array)와 40G 광 트랜시버가 장착된 보드를 사용하였으며, 1.6GB/s의 대역폭 성능을 보여주고 있다. 이는 4K UHD(Ultra High Definition) 영상 한 채널을 담당할 수 있는 규모이다. 향후 본 연구를 계속 진행하여 3GB/s 이상 대역폭을 보이는 연구결과를 보일 예정이다.

• 전자공학회논문지
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• 제52권6호
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• pp.137-143
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• 2015

Field-programmable gate array (FPGA) 기반 시간-디지털 변환기 (time-to-digital converter: TDC)는 구조가 단순하고, 빠른 변환속도를 갖는 딜레이 라인 (delay-line) 방식을 주로 사용한다. 하지만 딜레이 라인 방식 TDC의 시간 측정범위를 늘리기 위해서는 딜레이 라인의 길이가 길어지므로 사용되는 소자가 많아지고, 비선형성으로 인한 오차가 증가하는 단점이 있다. 따라서 본 논문은 동일한 길이의 딜레이 라인에 펄스 트레인 (pulse-train)을 입력하여 시간 측정범위를 향상시키고, 리소스를 효율적으로 사용하는 방식을 제안한다. 펄스 트레인 입력 방식의 TDC는 긴 시간을 측정하기 위하여 시작신호의 입력과 동시에 4-천이 (transition) 펄스 트레인이 딜레이 라인에 입력된다. 그리고 동기회로 (synchronizer) 대신 천이 상태 검출부를 설계하여 중지신호 입력 시 사용된 천이를 판별하고, 준안정 상태 (meta-stable state)를 피하면서 딜레이 라인의 길이를 줄이는 구조를 갖는다. 제안한 TDC는 72개의 딜레이 셀 (delay cell)을 사용하였고, 파인부 (fine interpolator)의 성능 측정 결과, 시간 측정범위는 5070 ps, 평균 분해능은 20.53 ps, 최대 비선형성은 1.46 LSB였으며, 시간 측정범위는 계단 (step) 파형을 입력신호로 사용하는 기존 방식 대비 약 343 % 향상되었다.