• 한국시뮬레이션학회논문지
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• 제14권1호
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• pp.1-8
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• 2005

In the semiconductor manufacturing, yield enhancement is an urgent issue. It is ideal to prevent all the failures. However, when a failure occurs, it is important to quickly specify the cause stage and take countermeasure. Reviewing wafer level and composite lot level yield patterns has always been an effective way of identifying yield inhibitors and driving process improvement. This process is very time consuming and as such generally occurs only when the overall yield of a device has dropped significantly enough to warrant investigation. The automatic method of failure pattern extraction from fail bit map provides reduced time to analysis and facilitates yield enhancement. The automatic method of failure pattern extraction from fail bit map provides reduced time to analysis and facilitates yield enhancement. This paper describes the techniques to automatically classifies a failure pattern using a fail bit map.

• 한국항해항만학회지
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• 제29권10호
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• pp.877-882
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• 2005

해상에서 항법시스템의 고장이나 중단에도 불구하고 연속적인 항법 서비스의 제공이 가능하도록 하는 Fail-Safe Seaway 방안이 필요하다. 모든 위성 및 지상전파항법의 통합전파항법기술을 위해 본 논문에서는 소프트웨어 라디오 기술을 이용한 수신기 특히, GPS 수신기의신호처리 알고리즘 설계에 초점을 맞춘다. 현재 소프트웨어 GPS 수신기의 가장 큰 문제점은 실시간 구현의 어려움에 있다. GPS 신호와 같이 넓은 대역폭을 갖는 신호를 다중 상관기로 구현하는데 있어서, 상용 프로세서에서는 많은 연산량이 요구되어 실시간 구현이 어렵기 때문이다. 본 논문은 실시간 구현 시에 요구되는 많은 연산량을 해결하기 위해 소프트웨어 GPS 수신기 내부에서 생성하는 다중비트의 반송파 및 코드를 일정한 패턴으로 간소화시켜 연산량을 크게 감소시키는 방법을 제안한다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2005년도 추계학술대회 논문집
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• pp.37-42
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• 2005

해상에서 항법시스템의 고장이나 중단에도 불구하고 연속적인 항법 서비스의 제공이 가능하도록 하는 Fail-Safe Seaway 방안이 필요하다. 모든 위성 및 지상전파항법의 통합전파항법기술을 위해 본 논문에서는 소프트웨어 라디오 기술을 이용한 수신기 특히, GPS 수신기의 신호처리 알고리즘 설계에 초점을 맞춘다. 현재 소프트웨어 GPS 수신기의 가장 큰 문제점은 실시간 구현의 어려움에 있다. GPS 신호와 같이 넓은 대역폭을 갖는 신호를 다중 상관기로 구현하는데 있어서, 상용 프로세서에서는 많은 연산량이 요구되어 실시간 구현이 어렵기 때문이다 본 논문은 실시간 구현 시에 요구되는 많은 연산량을 해결하기 위해 소프트웨어 GPS 수신기 내부에서 생성하는 다중비트의 반송파 및 코드를 일정한 패턴으로 간소화시켜 연산량을 크게 감소시키는 방법을 제안한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.703-706
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• 2003

Yield enhancement in semiconductor fabrication is important. It is ideal to prevent all the failures. However, when a failure occurs, it is important to quickly specify the cause stage and take countermeasure. The automatic method of failure pattern extraction from fail bit map provides reduced time to analysis and facilitates yield enhancement. This paper describes the techniques to automatically classifies a failure pattern using a fail bit map, a new simple schema which facilitates the failure analysis.

• 대한산업공학회지
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• 제41권6호
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• pp.579-587
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• 2015

Semiconductor manufacturing industry is a high density integration industry because it generates a vest number of data that takes about 300~400 processes that is supervised by numerous production parameters. It is asked of engineers to understand the correlation between different stages of the manufacturing process which is crucial in reducing production costs. With complex manufacturing processes, and defect processing time being the main cause. In the past, it was possible to grasp the corelation among manufacturing process stages through the engineer's domain knowledge. However, It is impossible to understand the corelation among manufacturing processes nowadays due to high density integration in current semiconductor manufacturing. in this paper we propose a canonical correlation analysis (CCA) using both wafer test voltage variables and fail bit counts variables. using the method we suggested, we can increase the semiconductor yield which is the result of the package test.

• 대한산업공학회지
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• 제41권4호
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• pp.408-413
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• 2015

The quality prediction of the semiconductor industry has been widely recognized as important and critical for quality improvement and productivity enhancement. The main objective of this paper is to predict the final quality of semiconductor chips based on fail bit count information obtained from probe tests. Our proposed method consists of solving the data imbalance problem, non-parametric variable selection, and adjusting the parameters of the model. We demonstrate the usefulness and applicability of the proposed procedure using a real data from a semiconductor manufacturing.

• Geomechanics and Engineering
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• 제8권4호
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• pp.477-493
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• 2015

In rock drilling, the most important characteristic to clarify is the wear of the drill bits. The reason that the rock drill bits fail with time is wear. In dry sliding contact adhesive wear deteriorates the materials in contact, quickly, and is the result of shear fracture in the momentary contact joins between the surfaces. This paper aims at presenting an overview of the assessment of WC/Co cemented carbide (CC) tricone bit in rotary drilling. To study wear of these bits, two approaches have been used in this research. Firstly, the new bits were weighted before they mounted on the drill rigs and also after completion their useful life to obtain bit weight loss percentage. The characteristics of the rock types drilled by using such this bit were measured, simultaneously. Alternatively, to measure contact wear, namely, matrix wear a micrometer has been used with a resolution of 0.02 mm at different direction on the tricone bits. Equivalent quartz content (EQC), net quartz content (QC), muscovite content (Mu), coarseness index (CI) of drill cuttings and compressive strength of rocks (UCS) were obtained along with thin sections to investigate mineralogical properties in detail. The correlation between effective parameters and bit wear were obtained as result of this study. It was observed that UCS shows no significant correlation with bit wear. By increasing CI and cutting size of rocks wear of bit increases.

• 한국전자현미경학회:학술대회논문집
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• 한국현미경학회 2002년도 제33차 춘계학술대회
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• pp.73-75
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• 2002

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 2003년도 추계학술대회 및 정기총회
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• pp.147-151
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• 2003

Yield enhancement in semiconductor fabrication is important. Even though DRAM yield loss may be attributed to many problems, the existence of defects on the wafer is one of the main causes. When the defects on the wafer form patterns, it is usually an indication for the identification of equipment problems or process variations. In this paper describes the techniques to automatically classify a failure pattern using a fail bit map.

• 한국통신학회논문지
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• 제27권11C호
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• pp.1074-1080
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• 2002

시간을 이용한 일회용 패스워드 방식은 별도 동기가 필요 없기 때문에 클라이언트/서버 환경 등에서 특히 유용하게 사용될 수 있다. 그러나 시간을 이용한 일회용 패스워드 방식에서는 시간편차에 의한 인증 실패가 발생할 수 있다. 이 논문에서는 시간편차에 의한 인증이 실패할 가능이 있는 기간을 표시하는 1비트 정보를 이용하여, 시간편차에 의한 인증 실패가 발생하지 않는 효율적인 일회용 패스워드 알고리즘을 제안하며, 아울러 제안된 일회용 패스워드 알고리즘에 부가정보 2 비트를 추가하여 시간교정을 겸할 수 있는 알고리즘 또한 제안한다.