• 대한전자공학회논문지SD
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• 제45권8호
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• pp.61-66
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• 2008

최근 모바일 기기에 3차원 그래픽 디지털 콘텐츠들이 증가함에 따라 휴대용 기기에 적합한 3차원 그래픽 가속기의 연구와 설계는 점점 중요한 이슈가 되고 있다. 본 논문에서는 저전력 3차원 그래픽 파이프라인에 적합한 효율적인 클리핑 구조를 제안한다. 많은 연산 사이클과 연산기를 필요로 하는 클리핑 연산을 두 단계로 나누어서 기하변환 엔진에서는 컬링 정렬(cull and sort) 유닛으로 구현하고, 실질적인 클리핑은 스캔 변환(scan conversion)에서 구현한다. 즉, 스캔 변환 처리기를 구성하고 있는 변처리 (edge walk) 유닛에서 Y축 클리핑을 함께 수행하고 스팬처리 (span processing) 유닛에서 X축과 Z축 클리핑을 함께 수행한다. 제안하는 기하 변환 엔진의 컬링 정렬 유닛은 기존 클리핑 유닛에 비해 면적과 동작 사이클이 크게 줄었고 스캔 변환 처리기의 면적은 거의 증가하지 않아 전반적으로 동작 속도 및 동작 효율을 높였다. 제안하는 클리핑 구조를 적용한 3차원 그래픽 가속기는 Verilog-HDL을 이용하여 설계하고 FPGA를 이용하여 검증하였다.

• 전자공학회논문지CI
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• 제46권4호
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• pp.102-110
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• 2009

본 논문은 적외선영상(infrared image)에서 배경모델링 기반의 실시간 객체 탐지 기법과 고속 PPC(PowerPC) & FPGA(Field Programmable Gate Array) 기반 개방형 구조의 하드웨어 설계 방법을 제안한다. 개방형 구조는 하드웨어 및 소프트웨어의 이식이 용이하고, 확장, 호환성, 관리 및 유지보수 등이 편리한 장점이 있다. 제안된 배경모델링 방법을 개방형 구조에 탑재하기 위하여 입력영상에서 검색영역 템플릿을 성긴 블록으로 구성하여 탐색영역의 크기를 줄인다. 또한, 이전 프레임과 현재 프레임에서 영상의 흔들림이 발생했을 때 보정하기 위해 전역움직임 보상방법을 적용한다. 배경과 객체를 분리는 픽셀 밝기의 시간 분석을 통해 적응적 값을 적용한다. 분리된 객체주변에 발생하는 클러터 제거 방법은 중앙값 필터를 적용한다. 설계된 임베디드 시스템에서 배경모델링, 객체탐지, 중앙값 필터, 라벨링, 합병 등의 방법은 PPC에서 구현하였다. 실험결과 제안된 임베디드 시스템에서 전역 움직임 보정과 배경예측을 통해 실시간으로 객체가 탐지될 수 있음을 보였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1321-1327
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• 2019

본 논문에서는 GF(p) 상에서 모듈러 제곱근 (MSQR) 연산의 효율적인 하드웨어 구현에 대해 기술한다. MSQR 연산은 타원곡선 기반의 EC-ElGamal 공개키 암호를 위해 평문 메시지를 타원곡선 상의 점으로 매핑하기 위해 필요하다. 본 논문의 방법은 NIST 표준으로 규정된 5가지 크기의 GF(p) 타원곡선을 지원하며, 192-비트, 256-비트, 384-비트 그리고 521-비트 크기의 Kobliz 곡선과 슈도 랜덤 곡선들은 모듈러 값의 특성을 기반으로 오일러 판정법을 적용하고, 224-비트 크기의 경우에는 Tonelli-Shanks 알고리듬을 간략화시켜 적용하였다. 제안된 방법을 ECC 프로세서의 32-비트 데이터 패스를 갖는 유한체 연산회로와 메모리 블록을 이용하여 구현하였으며, FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 구현된 회로가 50 MHz 클록으로 동작하는 경우에, 224-비트 슈도 랜덤 곡선의 경우에는 MSQR 계산에 약 18 ms가 소요되고, 256-비트 Kobliz 곡선의 경우에는 약 4 ms가 소요된다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.20-25
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• 2009

본 논문에서는 모바일 환경 기반의 3차원 그래픽 연산을 위한 조명처리 엔진 및 쉐이더 프로세서에 사용 가능한 제곱근과 역제곱근 연산기의 구조를 제안한다. 제안하는 구조는 Taylor 전개식을 기반으로 하여 참조 테이블 및 보정 유닛으로 구성되어 있어 참조 테이블의 크기를 줄였다. 연산 결과는 IEEE-754 표준의 단정도 32 bit 부동소수점 형식과 모바일 환경을 위하여 이를 축소한 24 bit 부동소수점 형식에 대해 OpenGL 1.x ES 에서 요구하는 $10^{-5}$의 정확도를 거의 만족한다. 제안된 구조에 따라 설계된 제곱근 및 역제곱근 연산기는 Verilog-HDL을 사용하여 설계되었으며 파라미터 변경을 통하여 24 bit와 32 bit 연산이 가능하도록 합성이 가능하고 1사이클의 잠복기를 갖는다. 설계된 연산기들의 동작은 FPGA를 이용한 검증시스템을 통하여 검증하였다.

• 한국통신학회논문지
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• 제32권12A호
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• pp.1311-1319
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• 2007

본 논문에서는 UHF 대역 RFID 수동형 태그의 디지털 회로부 구현을 위한 VHDL 설계과정을 보인다. 태그의 동작은 EPCglobal Class1 Gen2 표준을 지원하며 합성과 구현과정을 거친 타이밍 시뮬레이션 결과를 통해 검증하였다. 수 미터의 인식거리로 인해 Frame-Slotted Aloha를 사용하는 환경에서, 단위시간당 태그 인식률을 향상시키기 위해서는 리더 명령에 대한 빠른 처리와 응답을 할 수 있는 디지털 회로 설계가 필요하다. 본 설계는 Pipeline 처리 구조를 기반으로 직렬 입력 신호에 대한 응답지연의 최소화를 목표로 하였다. 또한, 효율적인 다중 접속 명령들의 처리와 태그의 데이터 전송 속도의 오차를 낮추기 위해 리더의 Preamble과 PIE 디코딩을 위한 샘플링 과정을 제안하였다. FPGA 검증을 위한 Place & Route 후 다중 태그 상황을 감안한 테스트 벤치 시뮬레이션 결과, 표준상의 최대 송수신 데이터 전송 속도에서 디코딩 및 인코딩 을 위한 최소 요구 시간 보다 빠른 처리 결과를 확인 할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.257-260
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• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소비가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.33-43
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• 2002

차세대 블록 암호 표준인 AES (Advanced Encryption Standard Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 ${\cdot}$ 복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소모가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000 개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• 전자공학회논문지
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• 제54권6호
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• pp.93-99
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• 2017

본 연구에서는 Xilinx의 Zynq SoC (system on chip)를 이용하여 초음파 신호의 TOF (Time of Flight)를 측정한다. TOF는 특정 거리를 이동하는 데 소요되는 RF (radio frequency) 기준 신호와 초음파 신호의 시간차이로 부터 계산되고, 공기중 초음파의 속도를 곱하여 초음파 이동거리를 알아낸다. 이를 위해 Zynq의 내장 ADC, FIR (finite impulse response) 필터, Kalman 필터로부터 초음파 펄스를 생성하고, RF 인터페이스로부터 RF 기준펄스를 생성한다. Kalman 필터와 RF 인터페이스는 baremetal 멀티프로세싱에 의해 Zynq의 듀얼 프로세서 코어에 c-코드로 프로그래밍하고 나머지 구성 요소들은 Zynq의 FPGA 내에 설계하여, HW/SW co-design을 구현한다. 이를 통해 HW design에 비해 Zynq 자원의 가용률을 낮추고, 설계 시간을 대폭 줄일 수 있었다. 설계 툴로 Vivado IDE (integrated design environment)를 이용하여, 전체 신호처리 시스템을 계층적 블록 다이어그램의 형태로 설계하였다.

• 대한전자공학회논문지SD
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• 제37권5호
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• pp.66-76
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• 2000

본 논문은 가요반주기의 OSD(On Screen Display)에 필요한 영상· 자막처리 ASIC의 설계에 관한 내용을 기술한다. 기존의 자막처리는 범용 DSP를 이용하여 소프트웨어적으로 처리되었으나, 본 논문에서는 하드웨어 비용을 절감할 수 있는 ASIC을 설계하였다. 설계된 자막처리 ASIC의 주요기능은 외부로부터 명령코드와 함께 영상 및 자막 데이터를 받아 여러 영상효과를 가하여 화면으로 출력하는 것이다. 전체적인 설계는 Compass tool에서 schematic으로 설계되었고 부분적으로 VHDL로 코딩하였다. 설계된 ASIC은 로직 시뮬레이션을 통하여 일차적으로 검증한 후, FPGA를 이용하여 실제 시스템에 응용하여 최종 점검을 하였다. 칩은 0.8㎛ CMOS 공정을 활용하여 제작하였으며, 제작된 칩은 가요 반주기에서 원하는 기능을 수행하는 것을 확인하였다.

• 한국정보처리학회논문지
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• 제7권2호
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• pp.520-528
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• 2000

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자로 대두되면서 코드 밀도가 높은 컴퓨터 구조에 대한 연구의 필요성이 증대되고 있다. 본 논문에서는 코드 밀도가 높은 32비트 마이크로 프로세서 구조로 16비트와 32비트 2종류 길이의 명령어를 가지는 가칭 2가지 길이 명령어 세트 컴퓨터(Bi-length Instruction Set Computer : BISC)를 제안한다. 32비트 BISC는 16개의 범용 레지스타를 가지며, 오프셋과 상수 오퍼랜드의 길이에 따라서 2종류의 명령어를 가진다. 제안한 32비트 BISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. BISC의 코드 밀도는 기존 RISC의 130~220%, 기존 CISC의 130~140%로 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다.