• Journal of Power Electronics
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• v.15 no.3
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• pp.644-651
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• 2015

This paper introduces a novel digital one cycle control (DOCC) boost power factor correction (PFC) converter. The proposed PFC converter realizes the FPGA-based DOCC control approach for single-phase PFC rectifiers without input voltage sensing or a complicated two-loop compensation design. It can also achieve a high power factor and the operation of low harmonic input current ingredients over universal loads in continuous conduction mode. The trailing triangle modulation adopted in this approach makes the acquisition of the average input current an easy process. The controller implementation is based on a boost topology power circuit with low speed, low-resolution A/D converters, and economical FPGA development board. Experimental results demonstrate that the proposed PFC rectifier can obtain a PF value of up to 0.999 and a minimum THD of at least 1.9% using a 120W prototype.

• Journal of Korea Society of Digital Industry and Information Management
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• v.9 no.3
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• pp.59-65
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• 2013

This paper presents a novel calibration method for a base station system adopting an antenna array. The proposed technique utilizes Zadoff-Chu sequence, which is included in the LTE pilot signal periodically, in order to compute the phase characteristic of each antenna channel. As the Zadoff-Chu sequence exhibits an excellent autocorrelation characteristic, it is possible for the receiving base station to retrieve the Zadoff-Chu sequence transmitted from each mobile terminal. In addition, we can obtain the phase characteristic of each antenna channel, which is the ultimate goal of the calibration procedure. The proposed calibration algorithm has been implemented using an FPGA (Field Programmable Gate Array). We have applied the proposed algorithm to an array consisting of 2 antenna elements for simplicity. the phase value implied to the first and second antenna path is very accurately calculated from the proposed procedure. From the experimental test, the proposed method provides accurate calibration results.

• Proceedings of the IEEK Conference
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• 2004.06b
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• pp.427-430
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• 2004

본 논문에서는 로드 명령어 처리와 곱셈기의 구조를 개선한 ARM9 호환 마이크로프로세서를 설계하였으며, ARM9 마이크로프로세서와 비교하여 특정한 로드 명령어 수행 시 1 클록 사이클을 단축하였고, 곱셈명령어 수행 시 2 클록 사이클 단축하였다. 설계된 ARM9 프로세서는 VHDL로 기술하였으며, 명령어 시뮬레이션 결과 ARM9 마이크로프로세서 시뮬레이터와 실행 결과 값이 동일함을 확인하여 명령어 호환 검증을 하였으며, Xilinx FPGA를 이용하여 66MHz 동작환경에서 실시간 영상 처리 수행을 검증하였다.

• Proceedings of the IEEK Conference
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• 2005.11a
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• pp.889-892
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• 2005

본 논문에서는 VPN을 위한 IPSec 암호 프로세서의 설계 및 구현에 관하여 기술한다. IPSec 암호 프로세서의 기밀성 서비스를 위한 암호엔진은 DES, 3 DES, SEED, 그리고 AES 알고리듬 등을 사용하여 설계하였고, 인증 및 무결성 보안 서비스를 위한 인증엔진은 HMAC(The Hashed Message Authenticat ion Code)-SHA-1을 기본으로 설계하였다. 제안된 암호 프로세서는 Verilog를 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. FPGA 구현을 위해서 Xilinx ISE 6.2i툴과 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하였다.

• Proceedings of the IEEK Conference
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• 1998.10a
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• pp.1109-1112
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• 1998

In this paper, we propose a new architecture of the PN code acquistion system which has some shared blocks in order to reduce the hardware complexity. The proposed system has an energy calculation block which is shared by two active correlators. Our system is designed suitable for IS-95 based CDMA PCS. The new architecture was designed and simulated using VHDL. Also, We implemented it with Altera FPGA, and verified our system. The gate count is about 7,500. Our proposed architecture is also useful for multi-carrier system which uses the multiple searcher.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.741-744
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• 2000

본 논문에서는 고밀도 DVD(Digital Versatile Disc) 시스템(4.7GB～l5GB)을 위한 신호 검출기법을 제안하고 FPGA로 구현한다. 본 논문에서 제안하는 FDTrS/DF (Fixed Delay Trellis Search with Decision Feedback)는 트렐리스 구조를 사용하므로 FDTS/DF나 SSD/DF(Signal Space Detection with Decision Feedback)와 같이 이진 가지 구조를 사용하는 신호검출방식에 비해 더 나은 성능을 얻을 수 있다. 또한 FDTrS/DF는 한 단의 트렐리스 구조를 사용해 역추적을 하지 않으므로 하드웨어의 복잡도와 속도면에서 향상된 결과를 얻을 수 있다. 또한 본 논문에서는 하드웨어 구현 시 동작 속도의 향상을 위해 파이프라인 기법과, 계산량 감소를 위해 절대값 분기거리를 사용한다.

• Proceedings of the KIEE Conference
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• 2006.07a
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• pp.555-556
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• 2006

태양전지는 일사량에 따라 그 출력특성이 변화하기 때문에 태양전지로부터 최대출력을 얻기 위해서는 컨버터에 의한 최대 전력점 추종 제어가 필요하다. 본 연구에서는 태양광 발전시스템의 최대전력추종을 위해 퍼지 이론을 도입한 퍼지제어기를 설계하였다. 그리고 퍼지제어기의 디지털 설계를 위해 태양광 발전시스템의 각 부분을 구성하고, 마이크로프로세서와 FPGA의 두 가지 방식으로 제어기를 구현하였다. 또한 구현된 두 가지 방식의 퍼지제어기에 대해 실험을 통하여 비교 분석하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06d
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• pp.327-331
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• 2008

본 논문에서는 ALtera Cyclone II FPGA와 VGA Controller, ISP1362 Host Controller, DM9000A Ethernet Controller를 사용하여 FPGA를 구성하고, ${\mu}Clinux$를 포팅하여 Nano-X 기반에서 JPEG 파일을 디스플레이 시키는 임베디드 디지털 액자를 구현한다. 구현한 시스템은 일반적인 마이크로프로세서를 사용하지 않고 Altera 사의 Cyclone II FPGA를 이용해 직접 프로세서를 설계하고, ISP1362 Host Controller를 이용하여 USB 드라이브를 인식하며, DM9000A를 통해 웹과 연결하여 웹서버로부터 전송되어진 JPEG 이미지를 Display 할 수 있도록 설계하였다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.847-850
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• 1998

One of the most difficult problem of designing VLSI is a mixed-circuit design, that is to design circuit containing both analog parts and digital parts. Digital to analog converter and analog to digital converter is a typical case. Especially it can be a serious problem when mixed circuit are put into a large digital circuit like microcontroller. However nowadays this problem is settled by separating analog circuit parts outside the IC. This technique is based on converting a digital signal into a pulse sequence. Then an analog signal is obtained by averaging this pulse sequence at the external low-pass filter. An anlog to digital converter is designed using a stochastic logic instead of a traditional PWM (pulse-width modulation) signal and ins implemente dusing FPGa. Stochastic pulse sequence can be made as a simple circuits and moreover can be mathematically processed by simple circuits -AND gates. The spectral property of stochastic pulse sequence method is better than that of PWM method. So it make easy to design a external low-pass filter. This technique has important advantages, especially the reduction of the ADC cost.

• Journal of IKEEE
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• v.21 no.2
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• pp.130-135
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• 2017

Normally, in data transmission, extra parity bits are added to the input message which were derived from its input and a pre-defined algorithm. The same algorithm is used by the receiver to check the consistency of the delivered information, to determine if it is corrupted or not. It recovers and compares the received information, to provide matching and correcting the corrupted transmitted bits if there is any. This paper aims the following objectives: to use an alternative error detection-correction method, to lessens both the fixed number of the required redundancy bits 'r' in cyclic redundancy checking (CRC) because of the required polynomial generator and the overhead of interspersing the r in Hamming code. The experimental results were synthesized using Xilinx Virtex-5 FPGA and showed a significant increase in both the transmission rate and detection of random errors. Moreover, this proposal can be a better option for detecting and correcting errors.