• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.719-721
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• 2013

지문인식센서로부터 획득한 이미지를 처리하기 위한 알고리즘에서 세선화 단계가 차지하는 비율이 전체 마이크로프로세서 동작 사이클의 39%에 이른다. 세선화 단계는 가보필터와 달리 초월함수 등 복잡한 함수를 사용하는 동작이 아니므로 하드웨어로 구현하는 것이 전체 시스템의 소형화와 저전력에 도움이 된다. 본 논문에서는 반복작인 단순동작을 수행하는 세선화를 위한 $64{\times}64$ 픽셀이미지 처리기를 RTL 수준에서 설계하고 FPGA 환경에서 논리합성을 통하여 그 동작을 검증하고자 한다. 이를 통하여 향후 저성능 마이크로콘트롤러와 세선화 프로세서 내장형 지문인식 SoC 의 가능성을 보여준다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2805-2810
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• 2010

SAW Device 라는 Passive 소자는 ID Tag 나 소형센서들을 대체할 수 있는 MEMS 기술의 초소형 Device 다. 이 SAW Device 를 이용하면 독립된 공간이나 전원이 필요한 센서 제어 등을 대신할 수 있을 것이다. 이렇게 활용범위가 확대됨에 따라 다양한 SAW Device 를 사용하기 위한 플랫폼이 요구된다. 하지만 현재 SAW Sensor는 많은 발전을 해왔지만 SAW Sensor 를 활용할 수 있는 플랫폼의 발전은 미흡하기 때문에 본 논문에서는 이러한 SAW Device 의 측정이 가능한 SAW Reader를 FPGA를 이용하여 좀 더 간단하고 효율적인 Reader platform 을 구현해 보고자 한다.

• Nuclear Engineering and Technology
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• 제50권5호
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• pp.780-787
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• 2018

This article presents a security module based on a field programmable gate array (FPGA) to mitigate man-in-the-middle cyber attacks. Nowadays, the FPGA is considered to be the state of the art in nuclear power plants I&C systems due to its flexibility, reconfigurability, and maintainability of the FPGA technology; it also provides acceptable solutions for embedded computing applications that require cybersecurity. The proposed FPGA-based security module is developed to mitigate information-gathering attacks, which can be made by gaining physical access to the network, e.g., a man-in-the-middle attack, using a cryptographic process to ensure data confidentiality and integrity and prevent injecting malware or malicious data into the critical digital assets of a nuclear power plant data communication system. A model-based system engineering approach is applied. System requirements analysis and enhanced function flow block diagrams are created and simulated using CORE9 to compare the performance of the current and developed systems. Hardware description language code for encryption and serial communication is developed using Vivado Design Suite 2017.2 as a programming tool to run the system synthesis and implementation for performance simulation and design verification. Simple windows are developed using Java for physical testing and communication between a personal computer and the FPGA.

• 한국지능시스템학회논문지
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• 제20권4호
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• pp.562-568
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• 2010

지금까지 산업용 시스템, 사무용 기기, 가전제품, 로봇틱스 분야 등 다양한 영역에 걸쳐 많이 적용이 되고 있는 서보모터제어 장치의 구현은 MCU 및 DSC(또는 DSP)을 이용하였다. 그러나, MCU 및 DSC는 모터의 제어 효율을 극대화할 수 없으며 유연성이 부족하다는 문제점을 가지고 있다. 본 논문에서는 이러한 문제점을 해결하고자 모터 제어 효율과 제어의 유연성을 최대한 발휘할 수 있는 구조인 FPGA 기반의 서보 모터 제어용 IP 개발을 위한 설계 방법을 제시하고 이를 구현하였다.

• 한국정보통신학회논문지
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• 제11권5호
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• pp.906-914
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• 2007

EPON의 상향전송방식에서는 다수의 ONU가 공유된 광 채널에 대한 권한을 공평하고 효율적으로 할당받기 위해서 동적대역할당 알고리즘을 사용한다. RC-DBA 알고리즘은 MPCP를 기반으로 QoS를 지원하면서 동일한 우선 순위일 경우 모든 ONU에게 공평한 대역할당을 지원하기 위해서 제안된 DBA알고리즘이다. 본 논문에서는 RC-DBA알고리즘을 적용한 OLT의 MAC 모듈과 MAC 제어 패킷을 송 수신하는 ONU 모듈을 하드웨어 기술 언어(Hardware Description Language)로 설계하였다. 또한 두 모듈을 UTP 케이블로 연결한 ONU/OLT 테스트베드 시스템을 구축하여 RC-DBA알고리즘을 통해 상향전송을 위한 타임슬롯의 할당이 어떻게 이루어지는지 확인하였다. 본 연구에서는 Corebell사의 IDS2000 FPGA Expansion 보드를 통하여 ONU/OLT 하드웨어 모듈과 임베디드 리눅스 기반의 검증 프로그램의 개발이 이루어졌다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.887-890
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• 2009

잡음이 존재하는 환경에서 채널로 정보를 전송하기 위해서는 정보를 부호화하는 기술이 필요하다. 오류 검출과 정정에 사용되는 여러 가지 부호화 기술 중 Shannon의 한계에 가장 근접한 부호화 기술이 LDPC 부호이다. LDPC 부호와 sum-product 알고리듬의 조합에 의해 얻어지는 복호 특성은 터보 부호, RA(Repeat Accumulate) 부호의 성능에 필적하며, 부호장이 매우 긴 경우에는 이들 성능을 추월한다. 본 논문에서는 영상 정보의 LDPC 부호화와 복호화 기술 원리에 관해 설명하고, Sum-product 알고리듬을 사용하는 LDPC 복호기를 FPGA로 구현한다.

• 시스템엔지니어링학술지
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• 제14권2호
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• pp.41-48
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• 2018

This paper describes the systems engineering development process for the Departure from Nucleate Boiling Ratio (DNBR) algorithm using FPGA. Current Core Protection Calculator System (CPCS) requirement and DNBR logic are analyzed in the reverse engineering phase and the new FPGA based DNBR algorithm is designed in the re-engineering phase. FPGA based DNBR algorithm is developed by VHSIC Hardware Description Language (VHDL) in the implementation phase and VHDL DNBR software is verified in the software Verification & Validation phase. Test cases are developed to perform the software module test for VHDL software modules. The APR 1400 simulator is used to collect the inputs data in 100%, 75%, and 50% reactor power condition. Test input signals are injected to the software modules following test case tables and output signals are compared with the expected test value. Minimum DNBR value from developed DNBR algorithm is validated by KEPCO E&C CPCS development facility. This paper summarizes the process to develop the FPGA-based DNBR calculation algorithm using systems engineering approach.

• Journal of Information Processing Systems
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• 제17권6호
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• pp.1097-1114
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• 2021

The primary objective of this work was to discover a solution for the survival of people in an emergency flood. The geographical information was obtained from remote sensing techniques. Through helpline numbers, people who are in need request support. Although, it cannot be ensured that all the people will acquire the facility. A proper link is required to communicate with people who are at risk in affected areas. Mobile sensor networks with field-programmable gate array (FPGA) self-configurable radios were deployed in damaged areas for communication. Ad-hoc networks do not have a centralized structure. All the mobile nodes deploy a temporary structure and they act as a base station. The mobile nodes are involved in searching the spectrum for channel utilization for better communication. FPGA-based techniques ensure seamless communication for the survivors. Timely help will increase the survival rate. The received signal strength is a vital factor for communication. Cognitive radio ensures channel utilization in an effective manner which results in better signal strength reception. Frequency band selection was carried out with the help of the GRA-MADM method. In this study, an analysis of signal strength for different mobile sensor nodes was performed. FPGA-based implementation showed enhanced outcomes compared to software-based algorithms.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.91-94
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• 2012

본 논문에서는 국내 표준(KS)으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현을 제안한다. 제안된 ARIA 암 복호 프로세서는 표준에 제시된 세 가지 마스터 키 길이 128/192/256-비트를 모두 지원하도록 설계되었으며, 회로의 크기를 줄이기 위해 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 33,218 게이트로 구현되어 640 Mbps@100 MHz의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제10권11호
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• pp.2062-2068
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• 2006

본 논문은 IEEE802.11p 기반의 OFDM-DSRC 통신을 위한 임베디드 시스템의 구현에 대 한 것이다. IEEE802.11p 표준의 물리계층 규격에 대해 먼저 설명하고, 규격에 따른 모뎀의 BER 성능을 시뮬레이션을 통해 평가하고, 본 논문에서 구현한 시스템 구조와 설계방식, 구현 결과에 대해 설명한다. OFDM-DSRC 통신을 위해 구현한 임베디드 시스템은 FPGA, 플래쉬 메모리, ARM9 CPU 및 기타 주변장치들로 구성하였다. 구현 결과로부터, 본 논문에서 구현한 IEEE802.l1p를 따르는 OFDM-DSRC 시스템이 정상적으로 동작함을 확인하였다. 구현한 IEEE802.11p에 따른 임베디드 시스템에 대한 최적화를 통해 ITS와 같은 무선 통신 응용 시스템에 적용할 수 있을 것으로 예상된다.