• 한국통신학회논문지
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• 제36권12C호
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• pp.727-737
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• 2011

본 논문에서는 FPGA(Field Programmable Gate Array)와 DSP(Digital Signal Processor)를 이용하는 실시간 차선 및 차량인식 시스템의 구현에 대하여 기술한다. 실시간 시스템의 구현을 위해서 FPGA와 DSP의 역할을 효율적으로 분할할 필요성이 있다. 시스템의 알고리즘을 특정요소 추출부분을 기준으로 분할하여 대량의 영상정보를 이용하여 소량의 특정요소를 추출하는 과정을 FPGA로 구현하고 추출된 특정요소를 사용하여 차선과 차량을 정의하고 추적하는 부분을 DSP에서 수행하게 하고, FPGA와 DSP의 효율적 연동을 위한 인터페이스 구성을 제안함으로써 실시간 처리가 가능한 시스템 구조를 제안한다. 실험 결과 제안한 실시간 차선 및 차량인식 시스템은 $640{\times}480$ 크기를 갖는 비디오 영상 입력에 대해 약 15 (frames/sec)로 동작하여 실시간 응용으로 충분함을 알 수 있다.

• 한국전자파학회논문지
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• 제26권4호
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• pp.424-434
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• 2015

위상배열 레이더 시스템에서 간섭과 재밍을 제거하기 위하여 적응빔 형성 알고리즘이 폭넓게 사용되고 있다. 최근에 와서 FPGA 기술의 발전으로 적응빔 형성 알고리즘의 실시간 처리가 가능하게 되었다. 본 논문에서는 능동위상배열 레이더를 개발하기 위해 전단신호처리기에 적용한 적응빔 형성기의 FPGA 기반 실시간 구현방법을 제안하였다. 개방형 VPX 벡플레인을 통한 통신의 상용 FPGA 보드를 활용하여 콤팩트한 적응빔 형성기를 개발하였다. 이 적응빔 형성기는 역행렬을 구하기 위해 QR 분해와 역 치환을 포함한 수많은 고속의 복소 신호처리와 벡터 및 행렬 연산으로 구성하였다. 구현 결과, FPGA를 통한 적응빔 형성 결과와 매트랩을 통한 시뮬레이션 결과가 일치함을 보였다. 또한, FPGA를 통한 적응빔 형성 알고리즘의 실시간 처리가 가능하여 능동위상배열 레이더 시스템에 적용 가능함을 확인하였다.

• 한국통신학회논문지
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• 제26권8B호
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• pp.1119-1128
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• 2001

본 논문에서는 이차원(2-D) 이산 웨이블릿 면환(Discrete Wavelet Transform, DWT)을 이용한 연상압축기를 FPGA 칩에서 실시간으로 동작 가능하도록 하는 효율적인 메모리 스케줄링 방법(E$^2$M$^2$)을 제안하였다. S/W적으로 위의 메모리 사상 방법을 검증한 후, 실제로 상용화된 SFRAM을 선정하여 메모리 제어기를 구현하였다. 본 논문에서는 Mallet-tree를 이용한 2-D DWT 영상압축 칩을 구현할 경우를 가정하였다. 이 알고리즘은 연산 과정에서 많은 데이터를 정장하여야 하는데, FPGA는 많은 데이터를 저장할 수 있는 메모리가 내장되어 있지 않으므로 외부 메모리를 사용하여야 한다. 외부메모리는 열(row)에 대해서만 연속(burst) 읽기, 쓰기 동작이 가능하기 때문에 Mallet-tree 알고리즘의 데이터 입출력을 그대로 적용할 경우 실시간 동작을 수행하는 DWT 압축 칩을 구현할 수 없다. 본 논문에서는 데이터 쓰기를 수행할 경우에는 메모리 셀(cell)의 수직 방향을 저장시키고 읽기를 수행할 때는 수평으로 데이터의 연속 읽기를 수행함으로써 필터가 항상 수평 방향에 위치하게 하는 방법을 제안하였다. 입방법을 C-언어로 DWT 커넬(Kernel)과 메모리의 에뮬레이터(emulator)를 구현하여 실험한 결과, Mallat-tree 이론을 그대로 적용시켰을 때와 동일한 필터링을 수행할 수 있음을 검증하였다. 또한, 상용화된 SDRAM의 메모리 제어기를 H/W로 구현하여 시뮬레이션 함으로써 본 논문에서 제안한 방법이 실제적인 하드웨어로 실시간 동작을 할 수 있음을 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 D
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• pp.2678-2680
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• 2003

본 논문에서는 sliding-DFT의 순환구현을 기반한 실시간 위상 측정 앨고리즘을 제시하였다. 종래의 순환형 SDFT 기반 위상 측정 기법은 단일 계수를 사용하기 때문에 계수 근사가 적용되는 하드웨어 구현시 심각한 오차 파급 특성을 나타낸다. 본 논문에서는 순환 구조이면서 회전 위상을 보정을 통해 N-point DFT의 N개의 모든 계수를 적용한 위상 측정 기법을 제시하였고, FPGA 등 하드웨어 구현에 있어서 계수의 유한 비트 근사에 따르는 성능 열화를 해석하였다. 제안한 위상측정 앨고리즘은 실시간 다채널 위상 측정이 가능하도록 FPGA에 구현하였고 동작을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.322-325
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• 2011

스테레오 비전 시스템에서 전통적인 매칭 알고리즘으로 SAD(Sum of Absolute Differences), SSD(Sum of Squared Differences), NCC(Normalized Cross Correlation) 등 다양한 알고리즘이 존재한다. 그러나 하드웨어로 실시간 처리를 위한 시스템을 구현하기 위해서는 리소스가 한정 되어있다는 제약 때문에 많은 연구에서 SAD 혹은 RT(Rank Transform), CT(Census Transform)를 많이 사용하게 된다. FPGA 내부에는 BRAM(Block RAM)과 MAC(multiply-accumulator)인 DSP슬라이스가 이미 존재한다. 본 논문에서는 BRAM과 DSP로직을 활용해서 전통적인 매칭 알고리즘 중에서 연산기 사용이 가장 많은 NCC를 FPGA로 실시간 처리 가능한 하드웨어 구조를 제안한다.

• 전기전자학회논문지
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• 제21권4호
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• pp.358-367
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• 2017

최근 운전자의 편의와 안전을 위해 전방 차량 추돌 감지 시스템(Front Collision Warning System : FCWS)과 같은 다양한 운전자 보조 시스템(Advanced Driver Assistance System : ADAS)이 개발되고 있다. FCWS는 주행 중 실시간으로 동작해야 하기 때문에 높은 처리속도를 필요로 한다. 또한 자동차의 전장화에 따라 FCWS를 차량용 임베디드 시스템에서 동작시키기 위해 저전력 시스템이 필요하다. 본 논문에서는 FCWS를 CPU-FPGA 구조에서 실시간 처리가 가능하도록 구현하였다. 차선 검출은 Inverse Transform Perspective(IPM)와 슬라이딩 윈도우 방식을 이용하여 CPU에서도 빠른 속도로 동작할 수 있도록 하였다. 차량검출은 높은 인식률을 가지는 Convolutional Neural Network(CNN)을 이용하였고, FPGA에서 병렬처리로 가속하였다. 제안하는 구조는 저전력으로 동작하는 ARM-Core A9과 FPGA를 내장한 Intel FPGA Cyclone V SoC(System on Chip)에서 검증하였다. HD해상도에서 FCWS는 44FPS로 실시간으로 동작하며, 고성능 PC 환경보다 처리속도 대비 에너지 효율이 약 3.33배 높은 것을 확인했다.

• 전기전자학회논문지
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• 제22권3호
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• pp.700-705
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• 2018

본 논문에서는 restricted coulomb energy(RCE) 신경망 기반 가스 분류기를 제안하고, 이의 실시간 학습 및 분류를 위한 하드웨어 구현 결과를 제시한다. RCE 신경망은 네트워크 구조가 학습에 따라 유동적이며, 실시간 학습 및 분류가 가능하므로, 가스 분류 응용에 적합한 특징을 갖는다. 설계된 가스 분류기는 UCI gas dataset에 대해 99.2%의 분류 정확도를 보였으며, Intel-Altera cyclone IV FPGA 기반 구현 결과, 26,702개의 logic elements로 구현 가능함을 확인하였다. 또한, FPGA test system을 구성하여 63MHz의 동작 주파수로 실시간 검증을 수행하였다.

• 방송공학회논문지
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• 제21권5호
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• pp.792-802
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• 2016

최근 사용이 늘어나고 있는 멀티밴드 사운드바 설계 시, 설계검증은 시뮬레이션으로 확인이 되지 않거나 되기 힘든 검증요소들이 다수 존재한다. 따라서 본 논문에서는 프로세서 내장 사운드바 SoC를 위한 FPGA 검증시스템을 구현하였다. 이를 통해 설계단계의 시뮬레이션으로 검증할 수 없는 실시간 성능테스트와 청취테스트를 실시간 검증하였다. 즉, 구현된 FPGA 검증시스템을 이용해서 SNR, THD+N, 주파수응답과 같은 정량적 항목들의 측정 및 청취테스트를 시행하였고, 테스트 결과가 설계목표를 만족함을 확인하였다.

• 한국산학기술학회논문지
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• 제15권4호
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• pp.2363-2369
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• 2014

DVR 시스템은 다수의 카메라를 지원하고 채널당 30프레임의 영상을 실시간으로 받을 수 있어야 한다. 따라서 Full-HD급 Multiplexer와 별도의 하드웨어 압축 Codec을 사용하는데, 본 논문에서는 이들을 사용하지 않고 FPGA와 CPU가 가지고 있는 GPU를 이용하여 4채널 Full-HD급 PC기반 DVR의 설계 및 구현 방법에 대하여 기술한다. Multiplexer와 H/W Codec을 사용하지 않는 기존의 방법으로는 실시간으로 채널당 20프레임 정도의 영상을 획득하는 단점을 가지고 있다. FPGA를 이용하여 다채널의 영상을 실시간으로 획득하는 시스템을 설계하였으며, 소프트웨어로는 Intel Media SDK를 이용하여 영상 압축을 구현하였다. 구현된 제품의 성능 평가 결과, 제시한 요구 성능을 모두 만족하였고, 하드웨어 압축 코덱디바이스를 제거함으로써 시스템의 실용성을 확인 하였다.

• 한국통신학회논문지
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• 제33권10C호
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• pp.813-819
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• 2008

본 논문에서는 스테레오 카메라를 이용하여 실시간으로 3차원 입체 영상을 재생할 수 있는 시스템을 구현하였다. 전체 시스템은 스테레오 카메라, FPGA(field programmable gate array) 보드, 그리고 3차원입체 LCD로 구성된다. 스테레오 카메라로는 두 개의 CMOS 영상 센서를 사용하였다. 비디오 데이터를 처리하는 FPGA는 Verilog-HDL(hardware description language)을 이용하여 설계하였고 다양한 해상도의 비디오를 실시간으로 처리할 수 있다. 3차원 입체 영상을 구성은 side-by-side와 up-down 방식을 이용한다. FPGA로 입력된 두 개의 프레임은 입체 영상으로 재생되기 위한 형태로 가공된 후에 SDRAM에 저장된다. 다음 프레임이 입력될 때 이전 프레임은 LCD로 재생하기 위해 DA 변환기로 출력된다. 이러한 전체적인 파이프라인 동작을 통해서 실시간 동작이 가능하다. 제안한 시스템은 실제 하드웨어로 구현한 후에 정확한 동작이 수행됨을 검증하였다.