• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2003년도 춘계학술발표논문집
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• pp.250-252
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• 2003

본 논문에서는 콘벌루션 부호를 사용한 대역확산 방식의 디지틀 통신모뎀을 FPGA를 이용하여 설계 및 검증을 하였다. 대역확산 방식에서의 콘벌루tus부호기(K=3, R=1/2), PN code(128chip) generator와 비터비 디코더를 Xilinx사의 FPGA 디자인 툴인 Xilinx Foundations3.1을 사용하여 VHDL simulation과 timing simulation을 수행하였고, FPGA 회로설계 검증 장비인 EDA-Lab 3000 장비를 사용하여 Xilinx사의 SPARTAN2 2S100PQ208칩에 configuration 한 후 Agilent사의 1681A logic analyzer를 사용하여 설계된 회로의 동작을 검증하였다.

• 정보처리학회논문지A
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• 제8A권4호
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• pp.479-488
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• 2001

SoC 설계의 복잡도가 지속적으로 커짐에 따라 기존의 소프트웨어 모델을 이용한 시뮬레이션 방법으로는 이를 검증하기에는 너무 많은 시간이 소요되어 많은 문제가 있다. 이를 해결하기 위해 시뮬레이션 방법보다 훨씬 빠른 검증속도를 제공하는 다양한 FPGA 기반의 로직 에뮬레이터가 활발히 연구되어왔다. 하지만 제한된 FPGA 핀 수로 인해 FPGA 내부에서 매우 낮은 자원이용률을 초래하고 있을 뿐만 아니라, 검증 대상이 되는 회로의 크기가 커짐에 비례하여 에뮬에이션의 속도가 현저하게 느려지는 문제점이 있다. 본 논문에서는 파이프라인 방식의 신호전달을 통하에 FPGA의 자원이용률을 극대화할 수 있을 뿐만 아니라 에뮬레이션의 속도도 크게 높일 수 있는 시스템 수준의 새로운 에뮬레이터 구조와 소프트웨어를 제안한다. 파이프라인의 링을 통하여 다수의 로직신호선을 하나의 실제 핀에 할당하여 핀 제한 문제를 해결하고, FPGA 간의 신호전달 경로를 사용자회로와 분리시킴으로서 빠른 시스템 클록의 사용을 가능케 하며 분할된 회로간에 조합경로를 줄여 실제 에뮬레이션클록의 속도를 높일 수 있었다. 또한 신호의 전달을 파이프라인 방식으로 보내기 위해 적용하는 스케줄링을 계산의 복잡도가 낮은 휴리스틱 방법을 적용하였다. 12비트 마이크로콘트롤로를 간단한 휴리스틱 스케줄링 알고리즘을 적용한 실험결과를 통하여 높은 검증속도를 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2020년도 추계학술발표대회
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• pp.182-185
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• 2020

특정 통신 프로토콜을 지원하는 물리 계층 트랜시버(PHY)가 없을 때 물리 계층의 부재로 인해 해당 프로토콜이 사용된 통신 시스템을 구현할 수 없다. 그래서 PHY 의 부재는 프로토콜 연구에 큰 걸림돌이 된다. 이런 경우 FPGA 로 물리 계층을 구현할 수 있다. FPGA 를 사용하면 목적과 상황에 맞춰 물리 계층을 구현할 수 있다는 장점이 있다. 통신 속도, 채널의 개수, 오류 검출 알고리즘 등 프로토콜의 다양한 요소를 사용자의 마음대로 구현할 수 있다. 본 논문에는 10Mbps 이더넷 통신에 대한 물리 계층을 FPGA 로 구현하는 실험을 담고 있다. 결과적으로 물리 계층의 구현에 성공했지만 검증에는 실패하였다. 실험에 사용된 보드에는 이더넷 PHY 가 장착되어 있었다. 이더넷 PHY 가 수신 신호를 간섭해서 물리 계층의 동작성을 검증할 수 없었다. 추후에 이더넷 PHY 를 제거하고 재실험을 진행할 것이다. 비록 검증에는 실패했지만, 실험을 통해 FPGA 로 물리 계층을 구현할 수 있음을 보이고 통신 프로토콜 연구 방법으로 이를 제안하고자 한다.

• 한국인터넷방송통신학회논문지
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• 제22권5호
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• pp.105-110
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• 2022

국내의 메모리 반도체 설계 기술은 세계 최고의 수준이나, 아직까지 프로세서의 설계는 그에 미치지 못하여 메모리와 프로세서의 균형있는 발전을 이루지 못하고 있다. Xilinx에서 제공하는 Vivado 통합 환경을 이용하여 저렴한 비용으로 짧은 시간에 현장에서 즉석으로 쉽게 프로세서를 FPGA 반도체 칩에 구현할 수 있다. 본 논문에서는 유럽 및 전 세계의 대학 및 연구소에서 디지털시스템 설계에 널리 쓰이는 VHDL을 이용하여 32 비트 ARMv4 계열의 프로세서를 설계하고, Vivado에서 Xilinx FPGA로 구현 및 로직아날라이저로 검증하였다. 그 결과, FGPA로 구현된 ARM 프로세서가 ARM 명령어들로 구성된 프로그램을 성공적으로 수행하였다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.24-30
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• 2009

본 논문에서는 3GPP(Third Generation Partnership Project) Release 7 eHSPA(High Speed Packet Access for Evolution) UE(User Equipment) FDD(Frequency Division Duplex) 규격을 만족하는 단말 모뎀의 FPGA(Field Programmable Gate Array) 플랫폼 설계 및 이를 기반으로 한 효율적인 검증 방법에 대해 제안한다. 구현된 FPGA 모뎀 플랫폼은 물리 계층 지원을 위한 모뎀 보드, MCU(Micro Controller Unit)와 DSP(Digital Signal Processor) 코어로 구성되어 모뎀 보드를 제어를 위한 제어 보드, 그리고 RF(Radio Frequency) 및 기타 장비 접속을 위한 주변장치(Peripheral) 보드 등으로 구성된다. 그리고 검증 단계는 하드웨어-소프트웨어 연동 상관 정도에 따라 단순 기능 검증, 시나리오 검증 그리고 호 처리 및 시스템 성능 검증 등으로 규정화하여 진행되었고, 실제 구현적인 측면으로 저 전력 SoC(System On a Chip)를 위한 에뮬레이션 검증 기법도 제안한다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2002년도 추계학술발표논문집
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• pp.159-162
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• 2002

본 논문에서는 대역확산 방식으로 제안되고 있는 CDMA 시스템의 송수신 모뎀을 FPGA를 이용하여 설계 및 검증을 수행하였다. 송신기에서는 Walsh code(N=16), PN(7 stage=127chip)code를 데이터에 곱하여서 송신하고, 수신기에서는 송신기에서 사용했던 Walsh code(N=16)와 PN code를 사용하여 역확산 후 source data를 확인하였다. 송수신기의 설계는 Xilinx사의 FPGA 디자인 툴인 Xilinx foundation3.1을 사용하여 VHDL simulation을 수행하였고, FPGA 회로설계 검증 장비인 EDA-Lab 3000 장비를 사용하여 Xilinx사의 SPARTAN2 2S100PQ208칩에 다운로드 한 후 에뮬레이션 툴 인 Design-Pro shop을 사용하여 설계된 회로의 동작을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제35권5호
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• pp.231-236
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• 2008

본 논문에서는 FPGA 기반와 논리 회로를 에뮬레이션 하는 저비용 플랫폼인 LAPG-2의 구조 설계와 구현을 제안한다. 본 논문에서 제안한 에뮬레이션 플랫폼은 기존에 제안 LAPG(logic Analyzer and Pattern Generator)의 성능을 향상시키고, 더 많은 기능을 추가하였다. 따라서, LAPG-2는 기존 LAPG의 향상된 버전이라고 할 수 있다. 본 논문에서 제안한 LAPG-2는 크게 FPGA 기반 하드웨어 엔진과 에뮬레이션을 구동하고 결과를 모니터링 할 수 있는 소프트웨어 부분으로 구성된다. 호스트 컴퓨터와 FPGA 보드 사이의 양방향 직렬 통신 링크를 통한 새로운 통신 프로토콜을 제안함으로써 효과적인 상호 작용할 수 있는 검증 환경을 제공한다. 실험 결과, 본 논문에서 제안한 에뮬레이션 방법은 다른 방식들과 비교했을 때, $55%{\sim}99%$의 통신 오버헤드 절감 효과를 얻었다. 하드웨어 면적의 경우는, 간단한 회로보다 입출력 포트 수가 많은 복잡한 회로에서 보다 더 효율적이었다.

• 한국정보통신학회논문지
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• 제25권12호
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• pp.1914-1919
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• 2021

첨단산업의 발전에 따라 영상처리 하드웨어의 연구는 필수적이고, 실제 칩 동작을 위해서는 게이트 수준의 타이밍 검증이 필요하다. 이를 위해 주로 FPGA 기반 검증이 이루어지는데 기존에는 DDR3 메모리 인터페이스를 적용했지만, 최근에는 FPGA 스펙이 향상되면서 DDR4 메모리가 사용된다. 이 때 기존에 사용하던 메모리 인터페이스를 적용하면 CPU와 메모리의 성능 차이에 의한 신호들의 타이밍 불일치가 발생하기 때문에 사용할 수 없다. 본 논문에서는 기존 인터페이스 시스템 FSM의 State 최적화를 통해 문제를 해결하고, 이 과정에서 AXI Data Width 수정을 통해 데이터 읽기 속도를 2배 증가시킨다. 실제 사례 분석을 위해 Xilinx 사의 SoC보드 중 DDR3 메모리를 사용하는 ZC706과 DDR4 메모리를 사용하는 ZCU106을 사용한다.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.84-92
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• 2002

최근의 FPGA는 매우 높은 집적도와 빠른 동작속도 때문에 많은 응용분야에서 널리 사용되고 있다. 그러나, FPGA에 구현된 설계를 디버깅하는 과정은, FPGA의 내부에 존재하는 수많은 신호선들을 탐침하는 과정이 매우 오랜 시간을 요하는 FPGA 재-컴파일을 최소 수 차례 이상 필요로 함으로서 많은 문제점을 가지고 있다. 본 논문에서는, 이와 같은 FPGA 디버깅의 문제점을 분석하고, 새로운 디버깅 방법을 제안한다. 제안되는 방법은 FPGA 내부에 존재1차는 모든 신호선들에 대한 100% 탐침을 한 차례의 FPGA 재-컴파일과정 없이도 수행하는 것을 가능하게 할 뿐만 아니라, 한번의 FPGA 컴파일 과정으로 최소 한 개의 설계 오류를 찾을 수 있도록 한다. 본 논문에서 제안된 방법은 실험을 통하여서도 매우 효과적이며 실용적임이 확인되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.131-134
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• 2007

본 논문에서는 알고리즘의 테스트 패턴중 하나인 1D-CZP패턴의 하드웨어 구현을 제안한다. FPGA를 통한 알고리즘 검증 시 센서로부터 받아들이는 정보로만은 알고리즘의 완벽한 장상작동 유무를 판단하기 어렵기 때문에, 내부 패턴 Generator를 사용하여 센서의 정보와 함께 알고리즘의 정상작동 유무를 판단하게 된다. 본 논문은 필터의 주파수 특성 판단에 용이하며, 입력이 랜덤한 특징을 가지는 1D-CZP패턴을 ROM Table형태로 구현하며, 구현 시 사용되는 Modulus연산을 효율적으로 수정함으로, 하드웨어 사이즈가 작아진 1D-CZP패턴을 제안한다.