• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.273-273
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• 2011

현재 사용되고 있는 플로팅 게이트를 이용한 플래시 메모리 소자는 비례축소에 의해 발생하는 단 채널 효과, 펀치스루 효과 및 소자간 커플링 현상과 같은 문제로 소자의 크기를 줄이는데 한계가 있다. 이러한 문제를 해결하기 위하여 silicon nitride와 같은 절연체를 전자의 트랩층으로 사용하는 charge trap flash (CTF) 메모리 소자에 대한 연구가 활발히 진행되고 있다. CTF 메모리 소자의 전기적 특성에 대한 연구는 활발히 진행 되었지만, 수치 해석 모델을 사용하여 메모리 소자의 전하수송 메커니즘을 분석한 연구는 매우 적다. 본 연구에서는 수치 해석 모델을 적용하여 개발한 시뮬레이터를 사용하여 CTF 메모리 소자의 프로그램 동작 시 전하수송 메커니즘에 대한 연구를 하였다. 시뮬레이터에 사용된 모델은 연속방정식, 포아송 방정식과 Shockley-Read-Hall 재결합 모델을 수치해석적 방법으로 계산하였다. 또한 CTF 소자 프로그램 동작 시 트랩 층으로 주입되는 전자의 양은 Wentzel-Kramers-Brillouin 근사 법을 이용하여 계산하였다. 트랩 층에 트랩 되었던 전자의 방출 모델은 이온화 과정을 사용하였다. 게이트와 트랩 층 사이의 터널링은 Fowler-Nordheim (FN) tunneling 모델, Direct tunneling 모델, Modified FN tunneling 모델을 적용하였다. FN tunneling 만을 적용했을때 보다 세가지 모델을 적용했을 때가 더 실험치와의 오차가 적었다. 그 이유는 시뮬레이션 결과를 통해 인가된 전계에 의해 Bottom Oxide 층의 에너지 밴드 구조가 변화하여 세가지 tunneling 모델의 구역이 발생하는 것을 확인 할 수 있었다. 계산된 결과의 전류-전압 곡선을 통해 CTF 메모리 소자의 프로그램 동작 특성을 관찰하였다. 트랩 층의 전도대역과 트랩 층 내부에 분포하는 전자의 양을 시간에 따라 계산하여 트랩 밀도가 시간이 지남에 따라 일정 값에 수렴하고 많은 전하가 트랩 될 수록 전하 주입이 줄어듬을 관찰 하였다. 이와 같은 시뮬레이션 결과를 통해 CTF 메모리의 트랩층에서 전하의 이동에 대해 더 많이 이해하여 CTF 소자가 가진 문제점 해결에 도움을 줄 것이다.

• 전자공학회논문지A
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• 제30A권2호
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• pp.53-63
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• 1993

Device degradations by the Fowler-Nordheim tunneling have been studide. The changes of device characteristics such as the threshold voltage, subthreshold slope, I-.or. curves have been measured after bidirectionally stressing n-channel MOSFET's and p-channel MOSFET's. Also the interface states have been directly measured by the charge pumping methodIt is shown that the change of interface states is determined by the number of hole carriers tunneling the gate oxide and electrons which are trapped in the gate oxide. Also, in this paper, we propose a model for device lifetime limited by the increase of interface states.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.800-803
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• 2002

The MONOS capacitor are fabricated to investigate the carrier trapping due to Fowler-Nordheim tunneling injection. The carrier trapping in scaled multi-dielectric(ONO) depends on the nitride and Op oxide thickness under Fowler_Nordheim tunneling injection. Carriers captured at nitride film could not escape from nitride to gate, but be captured at top oxide and nitride interface traps because of barrier height of top oxide. Therefore, it is expected that the MONOS memory devices using multi dielectric films enhance memory effect and have a long memory retention characteristic.

• 한국정보과학회논문지:정보통신
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• 제30권3호
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• pp.343-354
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• 2003

본 논문에서는 멀티캐스트 환경에서 핸드오프 시 발생하는 패킷손실의 회복 지연시간을 최소화하는 알고리즘을 제안하였다. 제안한 알고리즘은 선행 연구인 PMTP(Predictable Multicast Protocol)와 FN(Foreign Network)간의 연계를 통해 신뢰성을 보장하며, 이동한 외부네트워크의 FA(Foreign Agent) 의 상태에 따라 터널링과 멀티캐스트 그룹 재 가입을 사용하여 양방향(hi-directional tunneling)과 원격가입(remote subscription)을 독립적으로 사용하는 경우에 발생되는 라우팅의 비효율성과 핸드오프 지연을 해결하였다. 한편, 핸드오프 지연에 의해 발생되는 패킷손실을 핸드오프 시 등록정보와 손실된 패킷 정보를 함께 전송하여 이전 FA나 현재 FA가 핸드오프 수행과 동시에 핸드오프 지연동안의 패킷손실을 최소한의 시간에 회복할 수 있도록 한다. 성능분석 결과, 제안하는 방식은 기존의 핸드오프 절차에 추가 변경 없이 사용 가능하며 양방향 방식과 원격가입 방식보다 핸드오프와 에러회복 시간에 있어 높은 성능을 보이는 것을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권1호
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• pp.1-6
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• 2016

본 논문은 NAND Flash Memory 수명을 향상시키기 위한 동작 algorithm 개선을 제안한다. Flash memory에 대한 read/write/erase 과정에서, 해당 cell의 Vth가 원하는 level대로 위치를 한다면 문제가 없으나, 원하는 위치대비 변동이 되어 있다면 잘못된 data를 읽어내게 된다. 이러한 cell간 interference나 disturbance 현상들은 program이나 erase 동작이 반복(EW cycle)될수록 더 심해지는 특징이 있다. 이는 반복되는 high bias 인가상태에서 벌어지는 FN tunneling 현상으로 인한 tunnel oxide 막질손상(trap site 증가)에 기인한다고 알려져 있다. 본 논문에서는 erase cell 관점에서 stress양 자체를 감소시킴으로써 cell 열화 속도를 느리게 하여, 궁극적으로 발생하는 Vth 변동사항인 disturbance를 줄일 수 있는 erase 동작방법에 대해 논한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.240-240
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• 2010

A multiple alloy metal nano-dots memory using FN tunneling was investigated in order to confirm its structural possibility for future flash memory. In this work, a multiple FePt nano-dots device with a high work function (~5.2 eV) and extremely high dot density (${\sim}\;1.2{\times}10^{13}/cm^2$) was fabricated. Its structural effect for multiple layers was evaluated and compared to one with a single layer in terms of the cell characteristics and reliability. We confirm that MOS capacitor structures with 2-4 multiple FePt nano-dot layers provide a larger threshold voltage window and better retention characteristics. Furthermore, it was also revealed that several process parameters for block oxide and inter-tunnel oxide between the nano-dot layers are very important to improve the efficiency of electron injection into multiple nano-dots. From these results, it is expected that a multiple FePt nano-dots memory using Fowler-Nordheim (FN)-tunneling could be a candidate structure for future flash memory.

• 반도체디스플레이기술학회지
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• 제5권1호
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• pp.21-25
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• 2006

To improve the performance of organic thin film transistor, we investigated the properties of gate insulator's surface according to the leakage current by I-V measurement. The surface was treated by the dilute n-octadecyltrichlorosilane solution. The alkyl group of n-octadecyltrichlorosilane induced the electron tunneling and the electron tunneling current caused the breakdown at high electric field, consequently shifting the breakdown voltage. The 0.5% sample with an electron-rich group was found to have a large leakage current and a low barrier height because of the effect of an energy barrier lowered by, thermionic current, which is called the Schottky contact. The surface properties of the insulator were analyzed by I-V measurement using the effect of Poole-Frankel emission.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.852-855
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• 2012

본 논문에서는 FN(Fowler-Nordheim) 터널링 방식에 의한 program 동작과 band-to-band 터널링 방식에 의한 erase 동작을 수행하는 EEPROM IP용 DC-DC converter를 설계하였다. 로직전압으로 $1.5V{\pm}10%$의 저전압을 사용하는 EEPROM IP용 DC-DC converter는 charge pump 회로의 pumping stage 수와 pumping capacitance를 줄이기 위해 입력 전압으로 VDD 대신 VRD(Read Voltage)을 전압을 사용하는 방식을 제안하였다. VRD($=3.1V{\pm}0.1V$)는 5V의 external supply voltage를 voltage regulator 회로를 이용하여 regulation된 전압이다. 설계된 DC-DC converter는 write 모드에서 VPP(=8V)와 VNN(=-8V)의 전압을 출력한다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.48-57
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• 2020

Wireless charger, USB type-C 등의 응용에서 사용되는 MCU는 추가 공정 마스크가 작으면서 셀 사이즈가 작은 MTP 메모리가 요구된다. 기존의 double poly EEPROM 셀은 사이즈가 작지만 3~5 장 정도의 추가 공정 마스크가 요구되고, FN 터널링 방식의 single poly EEPROM 셀은 셀 사이즈가 큰 단점이 있다. 본 논문에서는 vertical PIP 커패시터를 사용한 110nm MTP 셀을 제안하였다. 제안된 MTP 셀의 erase 동작은 FG와 EG 사이의 FN 터널링을 이용하였고 프로그램 동작은 CHEI 주입 방식을 사용하므로 MTP 셀 어레이의 PW을 공유하여 MTP 셀 사이즈를 1.09㎛2으로 줄였다. 한편 USB type-C 등의 응용에서 요구되는 MTP 메모리 IP는 2.5V ~ 5.5V의 넓은 전압 범위에서 동작하는 것이 필요하다. 그런데 VPP 전하펌프의 펌핑 전류는 VCC 전압이 최소인 2.5V일 때 가장 낮은 반면, 리플전압은 VCC 전압이 5.5V일 때 크게 나타난다. 그래서 본 논문에서는 VCC detector 회로를 사용하여 ON되는 전하펌프의 개수를 제어하여 VCC가 높아지더라도 펌핑 전류를 최대 474.6㎂로 억제하므로 SPICE 모의실험을 통해 VPP 리플 전압을 0.19V 이내로 줄였다.

• 한국정보전자통신기술학회논문지
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• 제9권1호
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• pp.120-131
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• 2016

본 논문에서는 back-gate bias 전압인 VNN (Negative Voltage)을 이용하여 5V의 MV (Medium Voltage) 소자만 이용하여 FN (Fowler-Nordheim) tunneling 방식으로 write하는 MTP cell을 사용하여 512비트 MTP IP를 설계하였다. 사용된 MTP cell은 CG(Control Gate) capacitor, TG(Tunnel Gate) transistor와 select transistor로 구성되어 있다. MTP cell size를 줄이기 위해 TG transistor와 select transistor를 위한 PW(P-Well)과 CG capacitor를 위한 PW 2개만 사용하였으며, DNW(Deep N-Well)은 512bit MTP cell array에 하나만 사용하였다. 512비트 MTP IP 설계에서는 BGR을 이용한 voltage regulator에 의해 regulation된 V1V (=1V)의 전압을 이용하여 VPP와 VNN level detector를 설계하므로 PVT variation에 둔감한 ${\pm}8V$의 pumping 전압을 공급할 수 있는 VPP와 VNN 발생회로를 제안하였다.