• 디지털산업정보학회논문지
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• 제16권2호
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• pp.1-9
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• 2020

Many cryptographic and error control coding algorithms rely on finite field GF(2m) arithmetic. Hardware implementation of these algorithms needs an efficient realization of finite field arithmetic operations. Finite field multiplication is complicated among the basic operations, and it is employed in field exponentiation and division operations. Various algorithms and architectures are proposed in the literature for hardware implementation of finite field multiplication to achieve a reduction in area and delay. In this paper, a low area and delay efficient semi-systolic multiplier over finite fields GF(2m) using the modified Montgomery modular multiplication (MMM) is presented. The least significant bit (LSB)-first multiplication and two-level parallel computing scheme are considered to improve the cell delay, latency, and area-time (AT) complexity. The proposed method has the features of regularity, modularity, and unidirectional data flow and offers a considerable improvement in AT complexity compared with related multipliers. The proposed multiplier can be used as a kernel circuit for exponentiation/division and multiplication.

• 한국산업정보학회논문지
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• 제8권3호
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• pp.85-90
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• 2003

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 먼저, 공개키 암호화 시스템의 기본 연산인 모듈러 지수승을 위한 지수승 알고리즘을 살펴보고 이를 위한 기본 구조를 제안한다. 특히, 본 논문은 이러한 지수기를 설계하기 위한 기녈 구조로서 효율적인 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용하며 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1995년도 종합학술발표회논문집
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• pp.173-182
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• 1995

모듈라 멱승(modular exponentiation) 연산은 암호학에서 기본적이고 중요한 연산이다. 그러나, 이는 다정도 정수(multiple precision integer)들을 다루기 때문에 그 연산시 간이 무척 많이 걸리므로 이를 단축시킬 필요가 있다. 모듈라 멱승 연산은 모듈라 곱셈(modular multiplication)의 반복으로서, 전체 연산시간을 단축시키기 위해서는 모듈라 곱셈의 수행시간을 단축시키거나, 모듈라 곱셈의 반복횟수를 줄이는 것이 필요하다. 본 논문에서는 모듈라 곱셈을 빠르게 수행하기 위한 알고리즘 두 개를 제안한다. 하나는 서로 다른 두 수의 모듈라 곱셈 알고리즘이고, 다른 하나는 모듈라 제곱을 빠르게 수행하는 알고리즘이다. 이 둘은 기존의 모듈라 곱셈 알고리즘들에 비해 각각 절반과, l/3가량의 단정도 곱셈(single-precision multiplication)만을 필요로 한다. 실제로 PC상에서 구현한 결과 각각 100%와 30%의 속도향상을 보인다.

• 전자공학회논문지SC
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• 제47권1호
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• pp.42-46
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• 2010

정보보안을 위한 암호화는 종종 Galois Field 상에서 산술 연산의 형태로 이루어진다. 본 논문은 Galois Field 상에서 산술 정보의 지수 연산 처리를 효과적으로 수행하는 방법을 제안한다. 특히 기존의 비트별 병렬 처리 지수 연산기에서 게이트 카운트가 큰 요소를 제거하고, 시스템 상수를 효과적으로 사용하도록 개량함으로써, m 값이 큰 경우에도 고성능인 VLSI 시스템을 설계한다.

• 정보처리학회논문지C
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• 제15C권6호
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• pp.507-512
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• 2008

최근 정보통신의 급속한 발달로 온라인 서비스에 기반을 둔 기업들이 많이 구축되고 있다. 이들 기업들은 개인정보를 수집하여 고객관리를하며 유료 서비스의 경우 결제정보를 요청하여 대금을 지불하는 방식을 취한다. 이와 같은 정보의 유통과 관리는 최근 큰 이슈가 되고 있으나 대부분의 기업들이 정보보호에 대한 인식이 부족한 현실이다. 실제로 국내 최대 오픈마켓에서 해킹으로 대량의 고객 개인정보가 노출되기도 했다. 따라서 본 논문에서는 고객관리를 위한 개인정보의 불법공격이나 해킹에 대비하기 위해 가장 보편화된 RSA 암호 알고리즘 부하를 줄이는 방법을 제안한다. 이때 부하를 줄이는 방법은 Binary NAF Method를 이용하여 RSA 핵심 연산인 모듈러 멱승 연산을 고속으로 처리할 수 있도록 설계하였고 기존 Binary Method와 Windows Method를 이용한 모듈러 멱승 알고리즘을 구현하여 비교 평가 하였다.

• 한국통신학회논문지
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• 제27권3C호
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• pp.256-262
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• 2002

본 논문에서는 sign estimation technique (3)을 기초로 한 radix-4 모듈라 곱셈 알고리즘을 제안한다. Sign estimation technique은 carry와 sum의 형태로 표현되는 수에서 부호를 알아내는 것이다. 이 방법은 5비트 carry look-ahead adder로 구현이 가능하다. RSA와 같은 암호화 시스템에서는 모듈라 곱셈이 하드웨어의 성능을 좌우한다. 제안한 알고리즘은 modulus가 n 비트인 경우, 모듈라 곱셈 수행시 일반적인 알고리즘의 약 반 클럭 (n/2+3) 사이클만 필요하다. 그래서 매우 큰수의 modulus 사용하는 RSA 암호시스템에서 모듈라 멱승 연산에 매우 효율적이다. 또한 모듈라 곱셈의 하드웨어 성능을 향상하기 위해, CSA (Carry Save Adder)의 맨 마지막 출력에 사용되는 CPA (Carry Propagation Adder) 대신 고속 덧셈기(7)를 사용하였다. 모듈라 멱승 계산이 n 클럭이 소요되는 RL binary 방법을 적용하여 1024 비트 데이터를 RSA 암호화하는데 n(n/2+3) 클럭 사이클만 소요된다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1471-1479
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• 2017

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.

• 정보보호학회논문지
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• 제13권3호
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• pp.111-117
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• 2003

Lenstra와 Verheul에 의해 제시된 XTR은 짧은 키 길이와 빠른 연산 속도의 장점을 가지고 있기 때문에 복잡한 연산에 유용하게 사용될 수 있다. 본 논문에서는 XTR에서 T${\gamma}$( $g^{a}$ $g^{bR}$ )를 연산하는 새로운 알고리즘과 이 알고리즘을 이용한 XIR 기반의 대리 서명 프로토콜을 제시하였다. T${\gamma}$( $g^{a}$ $g^{bR}$)를 연산하는 기존의 알고리즘은 두 개의 비밀 정보가 공개되어야만 한다. 따라서 대리 서명 프로토콜의 생성 및 검증에 이용할 수 없다. 제안하는 새로운 알고리즘은 대리서명자의 비밀키와 공개 정보로 proxy의 생성과 검증이 가능하므로 대리 서명 프로토콜을 XTR에 적용 가능하게 한다. 따라서 XTR 기반의 대리 서명 프로토콜은 XTR의 기본적인 장점을 가진다. 이러한 장점은 유선 뿐 아니라 무선에서도 이용될 수 있다.

• 정보보호학회논문지
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• 제12권2호
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• pp.21-34
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• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.

• 정보보호학회지
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• 제2권3호
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• pp.89-101
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• 1992

본 논문에서는 암호알고리듬 실현을 위해 요구되는계산량에 가장 큰 영향을 미치는 모듈러 지수(modular exponentiation)에 관한 여러가지 연산알고리듬을 분석 및 제시하고 그 예를 보인다. 본 논문에서 소개되는 연산알고리듬은 $X^n$(mod p)를 계산하기 위한 대표적 방식인 이진방식(binary method), 그리고 고리(chain)를 이용하는 파워트리 방식(power tree method)및 가산고리방식(addition chain method)등을 포함한다.