• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권3호
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• pp.85-90
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• 2015

본 논문에서는 새로운 병렬 이벤트구동 로직 시뮬레이션 기법을 제안한다. 제안한 예측에 기반한 병렬 이벤트구동 시뮬레이션 기법은 병렬 이벤트구동 시뮬레이션에서 다른 로컬시뮬레이션과의 연동 과정에서 사용되는 입력값과 출력값에 실제값과 예측값을 함께 사용함으로써 성능 향상의 제약 요소인 동기 오버헤드 및 통신 오버헤드를 크게 감소시킬 수 있다. 본 논문에서 제안한 예측기반 병렬 이벤트구동 로직 시뮬레이션의 유용함은 다수의 디자인들에 적용한 실험을 통하여 확인할 수 있었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권5호
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• pp.147-152
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• 2015

일반적으로 병렬 이벤트구동 시뮬레이션의 대표적 동기화 방법으로는 비관적 동기화 방식과 낙관적 동기화 방식이 있는데, 본 논문에서는 예측기반 병렬 이벤트구동 로직 시뮬레이션에서 이 두 가지 동기화 방식들을 혼용한 간헐적 동기화를 통한 시뮬레이션 성능 향상 기법을 제시한다. 제안되는 간헐적 동기화 방식은 예측기반 병렬 이벤트구동 로직 시뮬레이션에서 자주 일어나는 틀린 예측과 연관된 체크포인트 오버헤드 및 재실행 오버헤드를 최소화할 수 있어 시뮬레이션 성능 향상에 매우 효과적인데, 이를 다양한 실제 디자인들에 적용한 실험을 통하여 확인할 수 있었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권3호
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• pp.57-64
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• 2019

본 논문에서는 이벤트구동 게이트수준 타이밍 시뮬레이션의 성능 향상 및 디버깅 효율성 크게 높일 수 있는 공간적 부분시뮬레이션 전략이 적용된 효율적인 예측기반 병렬 시뮬레이션 기법을 제안한다. 제안된 기법은 병렬 이벤트구동 로컬시뮬레이션들의 입력값과 출력값에 대한 빠르면서도 정확한 예측을 달성하기 위해서, 공간적 부분시뮬레이션 전략을 추상화 상위수준 시뮬레이션에 적용하여 정확한 예측 데이터를 빠르고 즉각적으로 생성해낸다. 공간적 부분시뮬레이션 전략이 적용된 예측기반 병렬 게이트수준 타이밍 시뮬레이션은 성능 평가를 위하여 사용된 6개의 벤치마크 설계들에 대하여 제일 일반적인 순차 이벤트구동 게이트수준 타이밍 시뮬레이션에 비하여 평균 약 3.7배, 상용화된 멀티코어 기반의 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션에 비해서는 평균 9.7배, 그리고 기존의 가장 우수한 예측기반 병렬 이벤트구동 게이트 수준 타이밍 시뮬레이션 결과에 비해서도 평균 2.7배의 시뮬레이션 성능이 향상됨을 확인할 수 있었다.

• 한국시뮬레이션학회논문지
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• 제4권2호
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• pp.61-68
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• 1995

The performance of event-driven logic simulation frequently used for VLSI design verification depends on the data structures for event queues. This paper improves the existing Timing Wheel as a data structure for an event queue. In case of the use of B+ tree, an efficient node degree is also presented based on the experiment results. A new Timing Wheel index structure, which eliminates the insertion and deletion overhead of B+ tree, is proposed and analyzed.

• 한국정보처리학회논문지
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• 제2권4호
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• pp.603-610
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• 1995

본 논문에서는 함수 기능에서 로직 게이트 기능까지 시뮬레이션 가능한 고성능의 로직 시뮬레이터(HSIM) 개발에 대해서 논한다. 개발된 로직 시뮬레이터는 입력부, 시 뮬레이터 본체, 출력부로 구성되어 있으며, 입력부에는 네트 리스트 컴파일러, 부품 정보 컴파일러가 포함된다. 시뮬레이터 본체에는 시뮬레이션 속도를 높이기 위한 각종 기술과 시뮬레이터의 중심 부분인 시뮬레이션 엔진 등이 소속되어 있다. 출력부에는 시뮬레이션 결과를 분석하는 파형 분석기가 있다. 개발된 시뮬레이터 본체의 주요 특 징은 점진적 로더를 사용하여 컴파일된 부품 기능들을 시뮬레이션 엔진에서 직접 로드 하여 시뮬레이션을 수행한다. 이렇게 한 결과 기존의 유릿 딜레어 event-driven interpretive 시뮬레이터와 비교했을 때 55% 이상 속도가 빠른 효과적인 성능 향상을 달성했다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1577-1580
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• 1987

This paper proposes a gate and functional level logic simulator which can be run on XENIX O.S. The simulator has hierarchical structure including Hardware Description Language compiler, Waveform Description Language compiler, and Simulation Command Language compiler. The Hardware Description Language compiler generates data structure composed of gate structure, wire structure, condition structure, and event structure. Simulation algorithm is composed of selective trace and event-driven methods. To improve simulation speed, Cross Referenced Linked List Structure ia defined in building the data structure of circuits.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권12호
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• pp.439-446
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• 2016

본 논문에서는 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션의 성능 개선을 위한 효율적인 예측정확도 향상 전략을 제안한다. 제안된 기법은 병렬 이벤트구동 로컬시뮬레이션들의 입력값과 출력값에 대한 예측을 이중으로 예측할 뿐만 아니라, 특별한 상황에서는 동적으로 예측할 수 있게 한다. 이중 예측은 첫번째 예측이 틀린 경우에 두번째 정적 예측 데이터로써 새로운 예측을 시도하게 되며, 동적 예측은 실제의 병렬 시뮬레이션 실행 과정 도중에 동적으로 축적되어진 지금까지의 시뮬레이션 결과를 예측 데이터로 활용하는 것이다. 제안된 두가지의 예측정확도 향상 기법은 병렬 시뮬레이션의 성능 향상의 제약 요소인 동기 오버헤드 및 통신 오버헤드를 크게 감소시킨다. 이 두가지 중요한 예측정확도 향상 방법을 통하여 6개의 디자인들에 대한 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션이 기존 통상적 방식의 상용 병렬 멀티-코어 시뮬레이션에 비하여 약 5배의 시뮬레이션 성능이 향상됨을 확인할 수 있었다.