VI probe, which is one of various in-situ plasma monitoring sensor, is frequently used for in-situ process monitoring in mass production environment. In this paper, we correlated the plasma etch results with VI probe data with the small amount of gas flow rate changes to propose usefulness of the VI probe in real-time process monitoring. Several different sized contact holes were employed for the etch experiment, and the etched profiles were measured by scanning electron microscope (SEM). Although the shape of etched hole did not show satisfactory relationship with VI probe data, the chamber status changed along the incremental/decremental modification of the amount of gas flow was successfully observed in terms of impedance monitoring.
본 연구에서는 MEMS 소자의 직접화 및 소형화에 필수적인 through-wafer via interconnect의 신뢰성 문제를 연구하였다. 이를 위하여 Au-Sn eutectic 접합 기술을 이용하여 밀봉(hermetic) 접합을 한 웨이퍼 레벨 MEMS 패키지 소자를 개발하였으며, 전기도금법을 이용하여 수직 through-hole via 내부를 구리로 충전함으로써 전기적 연결을 시도하였다. 제작된 MEMS 패키지의 크기는 $1mm{\times}1mm{\times}700{\mu}m$이었다. 제작된 MEMS패키지의 신뢰성 수행 결과 비아 홀(via hole)주변의 크랙 발생으로 패키지의 파손이 발생하였다. 구리 through-via의 기계적 신뢰성에 영향을 줄 수 있는 여러 인자들에 대해서 수치적 해석 및 실험적인 연구를 수행하였다. 분석 결과 via hole의 크랙을 발생시킬 수 있는 파괴 인자로서 열팽창 계수의 차이, 비아 홀의 형상, 구리 확산 현상 등이 있었다. 궁극적으로 구리 확산을 방지하고, 전기도금 공정의 접합력을 향상시킬 수 있는 새로운 공정 방식을 적용함으로써 비아 홀 크랙으로 인한 패키지의 파괴를 개선할 수 있었다.
Submicron aperture 제작 기술은 near field optical sensor 또는 liquid metal ion source에 응용될 수 있는 가능성으로 인해 흥미를 모으고 있다. 본 실험에서는 submicron aperture 제작에 대해 기술할 것이다. 먼저 2 $\mu\textrm{m}$크기의 dot array를 광학 리소그라피 방법으로 패턴화하였다. KOH 비등방성 식각 방법으로 V-groove형을 만든 후, $1000^{\circ}C$에서 600분동안 건식 산화작업을 거쳤다. 이 산화과정에서 결정 방향에 따라 산화율이 달라지게 되는데 Si(111)면은 Si(100)면에 비해 산화율이 커서 두꺼운 산화막이 형성되며, 이 막은 연이은 건식식각 과정에서 etch-mask로 활용된다. Reactive ion etching은 ICP (Inductively Coupled Plasma) 장비를 사용하였으며, V-groove의 바닥에 형성된 90nm두께의 SiO$_2$와 그 아래의 Si을 식각하였다. 이 때, 기판에 걸린 negative bias는 $Cl_2$ RIE의 anisotropic etchig 효과를 증대시키는 것 같았으며, SEM촬영 결과 식각 후에 Si(111)면 위에는 약 130 nm정도의 산화층이 잔류하고 있었다. 이렇게 형성된 Si aperture는 향후 NSOM sensor등에 적용될 수 있을 것이다.
Recently, one of the critical issues in the etching processes of the nanoscale devices is to achieve ultra-high aspect ratio contact (UHARC) profile without anomalous behaviors such as sidewall bowing, and twisting profile. To achieve this goal, the fluorocarbon plasmas with major advantage of the sidewall passivation have been used commonly with numerous additives to obtain the ideal etch profiles. However, they still suffer from formidable challenges such as tight limits of sidewall bowing and controlling the randomly distorted features in nanoscale etching profile. Furthermore, the absence of the available plasma simulation tools has made it difficult to develop revolutionary technologies to overcome these process limitations, including novel plasma chemistries, and plasma sources. As an effort to address these issues, we performed a fluorocarbon surface kinetic modeling based on the experimental plasma diagnostic data for silicon dioxide etching process under inductively coupled C4F6/Ar/O2 plasmas. For this work, the SiO2 etch rates were investigated with bulk plasma diagnostics tools such as Langmuir probe, cutoff probe and Quadruple Mass Spectrometer (QMS). The surface chemistries of the etched samples were measured by X-ray Photoelectron Spectrometer. To measure plasma parameters, the self-cleaned RF Langmuir probe was used for polymer deposition environment on the probe tip and double-checked by the cutoff probe which was known to be a precise plasma diagnostic tool for the electron density measurement. In addition, neutral and ion fluxes from bulk plasma were monitored with appearance methods using QMS signal. Based on these experimental data, we proposed a phenomenological, and realistic two-layer surface reaction model of SiO2 etch process under the overlying polymer passivation layer, considering material balance of deposition and etching through steady-state fluorocarbon layer. The predicted surface reaction modeling results showed good agreement with the experimental data. With the above studies of plasma surface reaction, we have developed a 3D topography simulator using the multi-layer level set algorithm and new memory saving technique, which is suitable in 3D UHARC etch simulation. Ballistic transports of neutral and ion species inside feature profile was considered by deterministic and Monte Carlo methods, respectively. In case of ultra-high aspect ratio contact hole etching, it is already well-known that the huge computational burden is required for realistic consideration of these ballistic transports. To address this issue, the related computational codes were efficiently parallelized for GPU (Graphic Processing Unit) computing, so that the total computation time could be improved more than few hundred times compared to the serial version. Finally, the 3D topography simulator was integrated with ballistic transport module and etch reaction model. Realistic etch-profile simulations with consideration of the sidewall polymer passivation layer were demonstrated.
The 3-dimensional (3D) chip stacking technology is a leading technology to realize a high density and high performance system in package (SiP). There are several kinds of methods for chip stacking, but the stacking and interconnection through Cu filled through-hole via is considered to be one of the most advanced stacking technologies. Therefore, we studied the optimum process of through-hole via formation and Cu filling process for Si wafer stacking. Through-hole via was formed with DRIE (Deep Reactive ion Etching) and Cu filling was realized with the electroplating method. The optimized conditions for the via formation were RE coil power of 200 W, etch/passivation cycle time of 6.5 : 6 s and SF6 : C4F8 gas flow rate of 260 : 100 sccm. The reverse pulsed current of 1.5 A/dm2 was the most favorable condition for the Cu electroplating in the via. The Cu filled Si wafer was chemically and mechanically polished (CMP) for the following flip chip bumping technology.
Via for achieving reliable fabrication of MCM-D substrate was formed on the photosensitive BCB layer. MCM-D substrate consists of photosensitive BCB(Benzocyclobutene) interlayer dielectric and copper conductors. In order to form the vias in photosensitive BCB layer, the process of BCB and plasme etch using $C_2$F$_{6}$ gas were evaluated. The thickness of BCB after soft bake was shrunk down to 60% of the original. AES analysis was done on two vias, one is etched in $C_2$F$_{6}$ gas and the other is non etched. On via etched in $C_2$F$_{6}$, native C was detected and the amount of native C was reduced after Ar sputter. On via non etched in $C_2$F$_{6}$, organic C was detected and amount of organic C was reduced a little after Ar sputter. As a result of AES, BCB residue was not removed by Ar sputter, so plasma etch is necessary for achieving reliable via.ble via.
Nanoscale semiconductor plasma processing has become one of the most challenging issues due to the limits of physicochemical fabrication routes with its inherent complexity. The mission of future and emerging plasma processing for development of next generation semiconductor processing is to achieve the ideal nanostructures without abnormal profiles and damages, such as 3D NAND cell array with ultra-high aspect ratio, cylinder capacitors, shallow trench isolation, and 3D logic devices. In spite of significant contributions of research frontiers, these processes are still unveiled due to their inherent complexity of physicochemical behaviors, and gaps in academic research prevent their predictable simulation. To overcome these issues, a Korean plasma consortium began in 2009 with the principal aim to develop a realistic and ultrafast 3D topography simulator of semiconductor plasma processing coupled with zero-D bulk plasma models. In this work, aspects of this computational tool are introduced. The simulator was composed of a multiple 3D level-set based moving algorithm, zero-D bulk plasma module including pulsed plasma processing, a 3D ballistic transport module, and a surface reaction module. The main rate coefficients in bulk and surface reaction models were extracted by molecular simulations or fitting experimental data from several diagnostic tools in an inductively coupled fluorocarbon plasma system. Furthermore, it is well known that realistic ballistic transport is a simulation bottleneck due to the brute-force computation required. In this work, effective parallel computing using graphics processing units was applied to improve the computational performance drastically, so that computer-aided design of these processes is possible due to drastically reduced computational time. Finally, it is demonstrated that 3D feature profile simulations coupled with bulk plasma models can lead to better understanding of abnormal behaviors, such as necking, bowing, etch stops and twisting during high aspect ratio contact hole etch.
JSTS:Journal of Semiconductor Technology and Science
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제17권2호
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pp.260-264
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2017
Process variation effect on arch-structured gate stacked array (GSTAR) 3-D NAND flash is investigated. In case of arch-structured GSTAR, a shape of the arch channel is depending on an alignment of photo-lithography. Channel width fluctuates according to the channel hole alignment. When a shape of channel exceeds semicircle, channel width becomes longer, increasing drain current. However, electric field concentration on tunnel oxide decreases because less electric flux converges into a larger surface of tunnel oxide. Therefore, program efficiency is dependent on the process variation. Meanwhile, a radius of channel holes near the bottom side become smaller due to an etch slope. It also affects program efficiency as well as channel width. Larger hole radius has an advantage of higher drain current, but causes degradation of program speed.
Transactions on Electrical and Electronic Materials
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제16권2호
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pp.90-94
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2015
In this study, the characterizations of oxide contact hole etching are investigated with C4F8/O2/Ar and CH2F2/C4F8/O2/ Ar plasma. As the percent composition of C4F8 in a C4F8/O2/Ar mixture increases, the amount of polymer deposited on the etched surface also increases because the CxFy polymer layer retards the reaction of oxygen atoms with PR. Adding CH2F2 into the C4F8/O2/Ar plasma increases the etch rate of the oxide and the selectivity of oxide to PR. The profile of contact holes was close to 90°, and no visible residue was seen in the SEM image at a C4F8/(C4F8+O2) ratio of 58%. The changes of chemical composition in the chamber were analyzed using optical emission spectroscopy, and the chemical reaction on the etched surface was investigated using X-ray photoelectron spectroscopy.
In this paper, a plasma-assisted patterning method for the organic layers of organic light-emitting diodes (OLEDs) and its effect on the OLED performances are reported. Oxygen plasma was used to etch the organic layers, using the top electrode consisting of lithium fluoride and aluminum as an etching mask. Although the current flow at low voltages increased for the etched OLEDs, there was no significant degradation of the OLED efficiency and lifetime in comparison with the conventional OLEDs. Therefore, this method can be used to reduce the ohmic voltage drop along the common top electrodes by connecting the top electrode with highly conductive bus lines after the common organic layers on the bus lines are etched by plasma. To further analyze the current increase at low voltages, the plasma patterning effect on the OLED performance was investigated by changing the device sizes, especially in one direction, and by changing the etching depth in the vertical direction of the device. It was found that the current flow increase at low voltages was not proportional to the device sizes, indicating that the current flow increase does not come from the leakage current along the etched sides. In the etching depth experiment, the current flow at low voltages did not increase when the etching process was stopped in the middle of the hole transport layer. This means that the current flow increase at low voltages is closely related to the modification of the hole injection layer, and thus, to the modification of the interface between the hole injection layer and the bottom electrode.
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[게시일 2004년 10월 1일]
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