• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권1호
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• pp.1-6
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• 2016

본 논문은 NAND Flash Memory 수명을 향상시키기 위한 동작 algorithm 개선을 제안한다. Flash memory에 대한 read/write/erase 과정에서, 해당 cell의 Vth가 원하는 level대로 위치를 한다면 문제가 없으나, 원하는 위치대비 변동이 되어 있다면 잘못된 data를 읽어내게 된다. 이러한 cell간 interference나 disturbance 현상들은 program이나 erase 동작이 반복(EW cycle)될수록 더 심해지는 특징이 있다. 이는 반복되는 high bias 인가상태에서 벌어지는 FN tunneling 현상으로 인한 tunnel oxide 막질손상(trap site 증가)에 기인한다고 알려져 있다. 본 논문에서는 erase cell 관점에서 stress양 자체를 감소시킴으로써 cell 열화 속도를 느리게 하여, 궁극적으로 발생하는 Vth 변동사항인 disturbance를 줄일 수 있는 erase 동작방법에 대해 논한다.

• 한국정보전자통신기술학회논문지
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• 제10권6호
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• pp.558-569
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• 2017

본 논문에서는 MCU 내장형 1.5V 단일전원 256Kb EEPROM IP는 배터리 응용을 위해 설계되었다. 기존의 body-potential 바이어싱 회로를 사용하는 cross-coupled VPP (Boosted Voltage) 전하펌프회로는 erase와 program 모드에서 빠져나올 때 5V cross-coupled PMOS 소자에 8.53V의 고전압이 걸리면서 junction breakdown이나 gate oxide breakdown에 의해 소자가 파괴될 수 있다. 그래서 본 논문에서는 cross-coupled 전하펌프회로의 출력 노드는 VDD로 프리차징시키는 동시에 펌핑 노드들을 각 펌핑 단의 입력전압으로 프리차징하므로 5V PMOS 소자에 5.5V 이상의 고전압이 걸리지 않도록 하므로 breakdown이 일어나는 것을 방지하였다. 한편 256Kb을 erase하거나 program하는 시간을 줄이기 위해 all erase, even program, odd program과 all program 모드를 지원하고 있다. 또한 cell disturb 테스트 시간을 줄이기 위해 cell disturb 테스트 모드를 이용하여 256Kb EEPROM 셀의 disturb를 한꺼번에 인가하므로 disturb 테스트 시간을 줄였다. 마지막으로 이 논문에서는 erase-verify-read 모드에서 40ns의 cycle 시간을 만족하기 위해 CG disable 시간이 빠른 CG 구동회로는 새롭게 제안되었다.

• 디지털콘텐츠학회 논문지
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• 제13권1호
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• pp.75-81
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• 2012

SSD (Solid-State Drives)는 고성능, 저전력, 내구성과 경량 등의 특징을 가지고 있어 빠른 속도로 하드 디스크를 대체하고 있다. SSD는 하드디스크와 같은 블록 저장장치로 에뮬레이트하는 계층인 FTL(Flash Translation Layer) 을 가지고 있다. 가비지 컬렉션(Garbage Collection)은 FTL의 주요한 기능으로서 SSD의 수명과 성능에 큰 영향을 끼친다. 그러나 아직까지 새로운 알고리즘을 검증하기 위한 사실상의 표준이 없는 상황이다. 본 논문에서는 이 문제를 해결하기 위해 트레이스 기반의 오프라인 최적 알고리즘을 제안한다. 제안한 알고리즘은 언제나 최소 횟수의 지우기 연산을 보장한다. 추가적으로 본 논문에서는 TPC 트레이스를 사용하여 제안한 알고리즘의 유효성에 대해 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권2호
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• pp.143-151
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• 2010

In this work, we propose a single electron memory 'SEM' design which consist of two key blocs: A memory bloc, with a voltage source $V_{Mem}$, a pure capacitor connected to a tunnel junction through a metallic memory node coupled to the second bloc which is a Single Electron Transistor "SET" through a coupling capacitance. The "SET" detects the potential variation of the memory node by the injection of electrons one by one in which the drainsource current is presented during the memory charge and discharge phases. We verify the design of the SET/SEM cell by the SIMON tool. Finally, we have developed a MAPLE code to predict the retention time and nonvolatility of various SEM structures with a wide operating temperature range.

• 한국통신학회논문지
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• 제42권1호
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• pp.14-24
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• 2017

본 논문은 부분 대역 재밍(partial-band jamming, PBJ)과 가산성 백색 가우시안 잡음(additive white Gaussian noise, AWGN)이 존재하는 채널에서 주파수 고효율 변조(higher order modulation, HOM)에 적용 가능한 평균 최소 잡음 전력 기반 소실 삽입 기법(erasure insertion method, EIM)을 제안한다. 제안한 기법을 적용한 저속 주파수 도약 대역 확산(slow-frequency-hopping spread-spectrum, SFH/SS) 통신 시스템을 설계하고, 이 시스템의 패킷오류율(packet error rate, PER) 계산식을 유도한다. 이를 바탕으로 주어진 시스템 사양에서 최적의 성능을 보이는 소실 삽입 판정의 잡음 임계값을 구하는 방법을 제시하고 설계한 16-QAM SFH/SS 시스템에서 이를 검증한다.