• 정보교육학회논문지
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• 제7권3호
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• pp.263-274
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• 2003

본 논문에서는 JSP를 이용하여 동적인 웹 기반 교수 학습 시스템을 설계 구현하여 웹 기반 교수 학습을 위한 방법을 제시하였다. 멀티미디어 학습자료를 이용한 학습방법과 학습자의 다양한 요구에 부응하기 위하여 학습자가 자유롭게 학습할 수 있는 학습자 중심의 교육모델을 제공하고자 설계하였다. 개발된 웹 기반 교수 학습 시스템은 학습자가 원하는 과목을 수강하여 강의 듣기, 과제 제출 및 시험보기를 가능하게 하여 실제수업에 활용하는 것에 초점을 맞추었고, 실제 수업과 동일한 효과를 나타내기 위해 전자 칠판 기능과 고음질, 고압축의 음성 원격 강의, 동영상 등을 포함한 멀티미디어 강의 자료를 활용하여 구현하였다. 교수자는 웹 상에서 직접 멀티미디어 자료, 이미지를 삽입하여 선다형, 단답형, 논술형의 시험을 출제할 수 있도록 하여 다양한 평가를 가능하게 하였고, 과제 관리, 강의 등록 등 학사 관리를 쉽게 하도록 하였다.

• 한국정보통신학회논문지
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• 제22권3호
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• pp.411-417
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• 2018

본 논문에서는 재난재해 또는 보안의 이유로 외부와의 통신이 어려운 상황에서도 운용할 수 있도록 외부 데이터 통신 없이 장비와 스마트폰 간의 무선통신만으로 장비 인식과 매뉴얼 데이터 전송을 수행할 수 있는 온라인 매뉴얼 시스템을 설계하고 구현한다. 매뉴얼 데이터가 내장된 매뉴얼 관리 모듈을 대상 장비에 내장한 후 스마트폰에서 수행되는 매뉴얼 앱은 관리 모듈에 부착된 QR 코드 스캔 또는 NFC 접촉으로 장비를 인식하고, 장비가 인식되면 블루투스 통신을 통해 관리 모듈에 내장된 매뉴얼 데이터를 수신하여 웹 템플릿을 이용하여 화면에 표시한다. 구현된 시스템을 실제 산업용 발전기에 설치하여 정전 발생 시 기존의 3단계 처리 과정을 2단계로 줄일 수 있음을 보였다.

• 전기전자학회논문지
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• 제12권2호
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• pp.118-123
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• 2008

최근 Khronos에서 OpenGL ES 2.0 API 표준을 배포 하면서 임베디드 시스템의 그래픽 프로세서에서 능률적인 쉐이더 프로그램이 가능하게 되었다. 그 결과 모바일 기기에서도 OpenGL ES 2.0을 지원하는 그래픽 프로세서를 요구하게 되었다. OpenGL ES 2.0을 지원하기 위해서 명령어의 길이의 증가가 요구되고, 이는 메모리 용량의 증가를 초래한다. 본 논문에서는 효율적으로 명령어를 사용하는 새로운 명령어를 제안한다. 이 명령어는 가변 길이 방법과 유닛구조를 채택한 명령어 구조이다. 제안된 명령어 구조는 OpenGL ES 2.0 API를 지원하고 명령어 필드 낭비를 줄일 수 있도록 최대 4개의 32비트 유닛 명령어가 가변적으로 조합되어 수행된다.

• 공학교육연구
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• 제19권2호
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• pp.76-82
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• 2016

The purpose of this study is to identify core elements required of instruction consulting and to develop a systematic consulting procedure for successful Flipped Learning. The main contents of this study to achieve its purpose are as follows. First, core elements required of consulting are deduced by analyzing cases of instruction implemented with Flipped Learning. Second, consulting procedure is constructed based on core consulting elements of Flipped Learning. Based on the study results, the 3P process is suggested as the elements and procedure of instruction consulting for Flipped Learning. The 3P process has the following characteristics. The first stage Preparation involves guiding students to have an objective viewpoint about the lesson beginning with building a relationship with the instructor. Also, a lesson plan and source materials for lesson are selected and developed. The second stage Performance involves implementing lesson coaching oriented towards cooperative problem-solving to find better direction. The last stage Post-review involves introspection necessary for continuous quality improvement of lessons. The validity of the instruction consulting elements for Flipped Learning applied to deduce the aforementioned results has been verified after specialist review and field application.

• 전자공학회논문지CI
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• 제44권5호
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• pp.12-19
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• 2007

본 논문에서는 ASIP(Application Specific Instruction-set Processor) 기반의 실시간 H.264/AVC 구현 가능한 VSIP(Video Specific Instruction-set Processor) 을 제안한다. 제안한 VSIP은 H.264/AVC의 화면 내 예측, 디블록킹 필터, 정수 변환 등 새로운 기능들을 효율적으로 지원하기 위한 전용의 하드웨어 구조와 명령어를 가지고 있다. 또한 화면 간 예측 및 엔트로피 코딩과 같이 연산량이 많은 부분은 하드웨어 가속기로 만들어 연산 처리 속도 및 효율을 높였다. VSIP은 H.264/AVC에 적합한 하드웨어 구조와 명령어를 통해 기존의 디지털 신호처리 프로세서보다 작은 크기를 가지며, 메모리 접근 횟수를 줄여 전력 소비를 감소시켰다. 제안한 VSIP을 이용하여 실시간 영상 신호처리를 할 수 있으며, 다양한 프로파일과 표준을 지원할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.376-379
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• 2001

In this paper, I design the control chip that controls inner test sequence of Logic Tester to test chip. Logic tester has the thirteen inner instructions to control test sequence in test. And these instructions are saved in memory with test pattern data. Control chip generates address and control signal such as read, write signal of memory. Before testing, necessary data such as start address, end address, etc. are written to inner register of control chip. When test started, control chip receives the instruction in start address and executes, and generates address and control signals to access tester' inner memory. So whole test sequence is controlled by making the address and control signal in tester's inner memory. Control chip designs instruction's execution blocks, respectively. So if inner instruction is added from now on, a revision is easy. The control chip will be made using FPGA of Xilinx Co. in future.

• 한국마린엔지니어링학회:학술대회논문집
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• 한국마린엔지니어링학회 2006년도 전기학술대회논문집
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• pp.103-104
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• 2006

The following instruction gives you a guideline the method of application for ABS, Ergonomics design

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.1-7
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• 2009

This paper describes design of high energy efficiency 32 bit parallel processor core using instruction-levels data gating and dynamic voltage scaling (DVS) techniques. We present instruction-levels data gating technique. We can control activation and switching activity of the function units in the proposed data technique. We present instruction-levels DVS technique without using DC-DC converter and voltage scheduler controlled by the operation system. We can control powers of the function units in the proposed DVS technique. The proposed instruction-levels DVS technique has the simple architecture than complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system and a hardware implementation is very easy. But, the energy efficiency of the proposed instruction-levels DVS technique having dual-power supply is similar to the complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system. We simulate the circuit simulation for running test program using Spectra. We selected reduced power supply to 0.667 times of the supplied power supply. The energy efficiency of the proposed 32 bit parallel processor core using instruction-levels data gating and DVS techniques can improve about 88.4% than that of the 32 bit parallel processor core without using those. The designed high energy efficiency 32 bit parallel processor core can utilize as the coprocessor processing massive data at high speed.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.71-80
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• 2004

본 논문은 8비트 마이크로 컨트롤러인 8051과의 호환성을 가진 16비트 마이크로 컨트롤러의 설계 및 검증 과정에 대해서 다루고 있다. 설계 디자인의 동작을 확인하기 위해 명령어별 검증과 명령어 조합에 의해 생성된 다양한 형태의 명령어 셋을 검증했다. 또한 다양한 형태의 명령어를 보다 효율적으로 검증하기 위한 방법을 제시한다. IMA-ADPCM, SOLA 등의 응용 프로그램의 검증을 통해서 설계 디자인의 동작을 확인하였다. 최종적으로 Xilinx FPGA(XCV1000-560C)를 이용한 보드 구현을 통해서 명령어 및 응용 프로그램 등의 동작을 검증했다. 타겟 컨트롤러인 8비트 마이크로 컨트롤러, 8051과의 호환성 및 성능비교를 통해서 널리 사용 중인 8051을 대체 할 수 있고 보다 나은 성능을 발휘할 수 있다는 것을 보인다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제49차 동계학술대회논문집 22권1호
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• pp.1-4
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• 2014

Although physical modeling synthesis is becoming more and more efficient in rich and natural high-quality sound synthesis, its high computational complexity limits its use in portable devices. This constraint motivated research of single-instruction multiple-data many-core architectures that support the tremendous amount of computations by exploiting massive parallelism inherent in physical modeling synthesis. Since no general consensus has been reached which grain sizes of many-core processors and memories provide the most efficient operation for sound synthesis, design space exploration is conducted for seven processing element (PE) configurations. To find an optimal PE configuration, each PE configuration is evaluated in terms of execution time, area and energy efficiencies. Experimental results show that all PE configurations are satisfied with the system requirements to be implemented in portable devices.