• Journal of Information Processing Systems
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• 제3권1호
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• pp.16-20
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• 2007

This paper describes the development of the sensor interface and driver program for a point of care (POC) device. The proposed pac device comprises an ARM9 embedded processor and eight-channel sensor input to measure various bio-signals. It features a user-friendly interface using a full-color TFT-LCD and touch-screen, and a bluetooth wireless communication module. The proposed device is based on the system on a programmable chip (SOPC). We use Altera's Excalibur device, which has an ARM9 and FPGA area on a chip, as a test bed for the development of interface hardware and driver software.

• 한국컴퓨터정보학회논문지
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• 제14권10호
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• pp.23-29
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• 2009

본 논문에서는 임베디드 네트워크 기술 교육용 시스템 설계를 제시하였다. 본 논문에서 제시한 교육용 임베디드 네트워크 실습장비는 사용자가 인터넷 환경에서 네트워크 구성과 임베디드 네트워크 프로그래밍 실습 교육을 할 수 있도록 설계 및 구현되었다. 네트워크 기술 교육용 시스템 설계를 임베디드 환경에서 이더넷 인터페이스를 바탕으로 제시하였다. 개발 환경으로는 PXA255를 CPU로, 디버깅 환경은 ADSv1.2를, RTOS는 uC/OS276를, 개발 언어는 C언어를 사용하였다. 교육 환경으로는 Ping 프로그램을 제공하여 실습생으로 하여금 컴파일 및 로딩이후 데모 동작을 우선 실행하도록 하였다. 이후 이의 데모 기능의 프로그래밍 기술을 교육하기 위해 단계별로 교육시키도록 하였다. 즉, ARP 프로그래밍 기법을 다룬 후 IP 기반위에서 ICMP 프로그래밍 기법의 프로그래밍을 완성하도록 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.551-554
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• 2008

본 논문에서는 기존의 사진영상 속의 피사체위치를 확인 가능한 시스템으로써, GPS의 사진촬영 위치와 자이로캠퍼스의 방향각을 통해 사진영상 속의 피사체위치를 확인 가능하도록 시스템을 설계하였다. 또한 설계된 사진영상의 피사체 위치확인 시스템의 검증을 위해 윈도우 운영체제의 환경과 임베디드 환경에서 각각 구축하였다. 임베디드 시스템의 개발환경으로는 S3C2440A & PXA270 프로세서를 사용하였으며, 개발보드에는 Camera와 GPS, 자이로캠퍼스를 포함하고 있으며, 개발언어는 C언어로 구현하였고, 디버깅 환경은 Linux환경의 GCC 컴파일러를 사용하여 디버깅을 하였다. 검증을 위한 PC용 소프트웨어는 비쥬얼 C++ 를 사용하여 검증 소프트웨어를 개발하였으며, 사진영상의 피사체 위치확인을 위해 알맵, 구글어스를 통해 확인할 수 있도록 시스템을 설계하였다. 또한 사진영상 속에 위치정보를 포함함으로써 사진파일을 다양한 분야로 활용하기 위한 방안을 모색하였다. 검증결과 기존의 GPS의 오차범위인 반경 10m의 오차범위가 1m 이내로 줄어들었음을 확인하였다.

• 한국자동차공학회논문집
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• 제11권1호
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• pp.160-165
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• 2003

The design and implementation of an engine control system has become an important area in developing a new car, but the implementation of an engine control system is becoming a tedious and time-consuming work as the level of complexity increases. In order to shorten the development cycle of the control system, rapid control prototyping (RCP) technique deserves developers' attention. A new RCP platform has been developed for an automotive engine control application. This prototyping system strictly adheres to the layered architecture of the final production ECU, and separates the automatically generated part of software, or the application area, from the hand coded area, which generally carefully designed and tested because of the hardware dependency and the efficiency of microcontroller. The $Matlab{\circledR}$ tool-chain of Mathworks Inc. has been selected as a base environment in this study. A newly developed Engine Control Toolbox of Real-Time $Workshop{\circledR}$ converts a graphically represented control algorithm into optimized application codes and links them with other parts of the software to generate executable code for the target processor.

• 한국콘텐츠학회논문지
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• 제12권6호
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• pp.68-77
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• 2012

최근 시스템 개발 환경이 싱글프로세서 기반의 환경에서 멀티프로세서 기반의 환경으로 변화됨에 따라 개발된 시스템 프로그램들이 멀티프로세서 기반과 싱글프로세서 기반에서 호환이 가능하도록 설계 및 구현의 중요성이 부각되고 있다. 특히, 실시간성이 중요시 되는 내장형 소프트웨어 분야 및 측정 장비와 같이 정밀성을 요구하는 분야의 경우 멀티프로세서 기반의 실시간성을 제공하기 위한 연구가 필요하다. 운영체제에 종속적인 실시간성은 운영체제에 따라 지원여부를 결정하는데, 범용 운영체제인 윈도우즈의 경우 실시간성을 지원하기 위해 RTX나 INtime과 같은 고가의 서드파티를 사용해야 한다. 그러나 서드파티를 사용함으로써 제품 개발 시 고가의 구입비용 및 유지보수 비용으로 인한 개발 비용의 증가를 초래하는 문제점이 발생한다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 멀티프로세서 기반의 윈도우즈에 실시간성을 제공하기 위해 x86 아키텍처의 Local APIC를 이용하여 윈도우즈에 실시간성을 제공하는 RTiK-MP(Real-Time implant Kernel-Multi Processor)를 설계 및 구현하였고, RTiK-MP의 성능 검증 및 평가를 위하여 휴대용 점검장비를 이용한 성능 측정 결과를 분석한다.

• 정보학연구
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• 제6권3호
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• pp.65-73
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• 2003

본 논문에서는 IBM의 고성능 임베디드(embedded) 프로세서인 405GP와 Linux 2.4.21를 이용하여 5.2GHz 대역에서 최대 54Mbps의 대역폭을 제공할 수 있는 IEEE 802.11a 기반의 AP (Access point) 개발에 관하여 연구하였다. AP의 하드웨어는 PowerPC기반의 IBM 405GP 프로세서를 기반으로 설계하였고 AP 소프트웨어는 405GP을 위한 PowerPC 부트로더, open source인 최근 Linux 커널 2.4.21을 사용하여 구현하였다. 또한 시스템 패키징은 최신 Linux 커널이 지원하는 MTD 기술과 JFFS2 플래쉬 파일시스템을 이용하여 최적으로 구현하였다.

• 스마트미디어저널
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• 제3권4호
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• pp.9-15
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• 2014

버츄얼 플랫폼은 SoC를 구성하는 프로세서 코어 및 주변장치들을 소프트웨어로 모델링한 것으로, 현재 국내외 대기업에서는 버츄얼 플랫폼을 활용한 Top-Down 설계 플로우를 기반으로 최적 SW+SoC 융합시스템 구조 설계 및 IP 재활용을 통해 개발한 다양한 플랫폼을 제품 개발에 활용하고 있다. 본 논문에서는 오픈 IP인 OpenRISC 프로세서 코어 기반의 버츄얼 플랫폼을 제안한다. 제안된 버츄얼 플랫폼은 타겟 코드를 호스트 코드로 변환하여 수행하는 코드 변환 기법을 사용하여 약 20 MIPS 급의 고속 에뮬레이션을 지원한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.76-84
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• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2009년도 춘계 종합학술대회 논문집
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• pp.687-692
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• 2009

본 논문에서는 리더와 태그간 900MHz 대역을 사용하여 RFID/USN 기술 교육용 시스템 설계를 제시하였다. 센서가 부착된 능동형 태그와 리더의 설계를 임베디드 환경에서 제시하였으며 리더와 접속하여 제어하는 서버의 소프트웨어 개발은 PC 윈도우 운영체제 환경에서 실현하였다. 개발 환경으로는 ATmega128가 리더와 태그의 프로세서로, 개발 언어는 C 언어가 사용되었다. 서버인 PC에서는 비주얼 스튜디오상의 비주얼 C++ 언어가 사용되었다. 시스템은 PC에서는 리더를 통해 센서로부터 센싱된 정보가 들어 있는 태그를 붙여 관리하고, 인터넷을 통해 태그에 대한 정보 획득, 태그 메모리에 데이터를 읽어 오는 기능을 가지고 있다. 이러한 기능을 가진 900MHz 대역의 RFID/USN 교육용 시스템을 구성하였다.