• International Journal of Internet, Broadcasting and Communication
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• 제8권1호
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• pp.42-52
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• 2016

In this paper, we propose the 16-bits optimization design of the ARIA block-cipher algorithm for embedded systems with 16-bits processors. The proposed design adopts 16-bits XOR operations and rotated shift operations as many as possible. Also, the proposed design extends 8-bits array variables into 16-bits array variables for faster chained matrix multiplication. In evaluation experiments, our design is compared to the previous 32-bits optimized design and 8-bits optimized design. Our 16-bits optimized design yields about 20% faster execution speed and about 28% smaller footprint than 32-bits optimized code. Also, our design yields about 91% faster execution speed with larger footprint than 8-bits optimized code.

• Journal of Platform Technology
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• 제8권4호
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• pp.11-19
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• 2020

자율주행 환경은 실시간으로 상황이 급변하기 때문에 동적 객체인식 알고리즘이 반드시 필요하다. 또한, 자율주행자동차에 내장된 센서와 제어모듈이 증가하면서 중앙제어장치의 부하가 급격히 증가하고 있다. 중앙제어장치의 부하를 줄이기 위해서 단일 센서에서 출력되는 데이터의 최적화가 필요하다. 본 연구는 라이다에 탑재된 임베디드 프로세서를 기반으로 한 동적 객체인식 알고리즘을 제안한다. 라이다에서 출력되는 포인트클라우드 기반 객체인식을 위한 오픈소스들이 존재하지만, 대부분 고성능 프로세서를 요구한다. 라이다에 탑재된 임베디드 프로세서는 리소스 제약 때문에 기능 구현을 위한 최적화 된 아케텍처가 반드시 필요하다. 본 연구에서는 자율주행자동차를 위한 라이다 임베디드 프로세서 기반 동적 객체인식 아키텍처를 설계하고, 포인트클라우드 크기와 객체인식 처리 지연시간의 상관관계를 분석하였다. 제안하는 객체인식 아키텍처는 포인트클라우드 크기가 증가함에 따라 객체인식 처리 지연시간이 증가하였고, 특정한 지점에서 프로세서의 과부하가 발생하여 포인트를 처리하지 못하는 현상이 발생하였다.

• ETRI Journal
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• 제41권6호
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• pp.863-872
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• 2019

Elliptic curve cryptography is a relatively lightweight public-key cryptography method for key generation and digital signature verification. Some lightweight curves (eg, Curve25519 and Curve Ed448) have been adopted by upcoming Transport Layer Security 1.3 (TLS 1.3) to replace the standardized NIST curves. However, the efficient implementation of Curve Ed448 on Internet of Things (IoT) devices remains underexplored. This study is focused on the optimization of the Curve Ed448 implementation on low-end IoT processors (ie, 8-bit AVR and 16-bit MSP processors). In particular, the three-level and two-level subtractive Karatsuba algorithms are adopted for multi-precision multiplication on AVR and MSP processors, respectively, and two-level Karatsuba routines are employed for multi-precision squaring. For modular reduction and finite field inversion, fast reduction and Fermat-based inversion operations are used to mitigate side-channel vulnerabilities. The scalar multiplication operation using the Montgomery ladder algorithm requires only 103 and 73 M clock cycles on AVR and MSP processors.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2009년도 춘계 종합학술대회 논문집
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• pp.17-22
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• 2009

다빈치 프로세서는 임베디드 멀티미디어 응용 구현 프로세서로 많이 사용된다. ARM 9 코어 및 DSP 코어의 듀얼 코어로 되어 있어 ARM 코어 에서는 주변 장치 제어, 비디오 입출력 제어, 네트워킹 등을 지원하며, DSP 코어는 보다 효율적인 디지털 신호 처리 연산을 지원한다. 본 논문에서는 본 저자들의 연구실에서 만들고 있는 다빈치 프로세서 기반의 스마트 카메라에 있어서 객체 추적 알고리즘의 최적 구현 방안 노력을 기술한다. 본 논문의 스마트 카메라는 입력 영상에서 관심 객체를 검출하고 이를 추적하며, 분류하고 감시구역에 침입한 경우 이를 IP 프로토콜로 원격 클라이언트에게 통보하는 기능을 보유한다. 객체 추적은 전방 마스크 추출, 전방 마스크 교정, 연결 요소 레이블링, 블롭 지역 계산 등 계산량이 많은 절차들로 구성되어 효율적으로 구현되지 않으면 실시간 처리가 힘들다.

• 정보처리학회논문지A
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• 제14A권1호
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• pp.55-62
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• 2007

모바일 기기와 같이 배터리에 의존적인 시스템에서 사용되는 임베디드 프로세서는 총 소모 전력의 많은 부분을 캐시에서 소모한다. 본 논문에서는 임베디드 프로세서용 고성능 선인출 데이터캐시의 저전력화 방안을 연구하였다. 고성능 선인출 데이터캐시에서 메모리 참조명령의 수행에 앞서 참조예측의 결과로 발생하는 선인출 명령은 캐시 적중률을 높여 메모리 참조 시간을 단축하는 반면 선인출 명령의 수에 비례하여 전력 소모가 증가한다. 본 논문에서는 선인출 데이터캐시에 태그이력표(tag history table)를 구비하여 병렬태그탐색을 최소화함으로써 전력 소모를 줄이는 캐시 구조를 제안하였다. 실험을 통해 확인한 결과 제안한 데이터캐시 구조가 기존 데이터캐시 구조에 비하여 수행 시간과 전력 소모를 모두 줄일 수 있음을 확인하였다.

• 정보처리학회논문지A
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• 제15A권5호
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• pp.269-274
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• 2008

최근 임베디드 시스템의 고성능화에 따라 고해상도의 디스플레이를 채용하고 대용량 멀티미디어 데이터응용 등 다기능을 갖춘 임베디드 프로세서가 다수 발표되고 있다. 이러한 응용 중 실시간 오디오 스트리밍 같은 시간 제한적 응용을 다루어야 하는 모바일 시스템의 경우, 전력, 메모리 용량등 여러 자원이 부족한 상황에 놓이게 된다. 본 논문은 스크래치 패드 메모리에 대하여 활용도를 높이고 저전력을 구현하기 위하여 압축 기법을 스크래치 패드 메모리의 데이터 영역에 구현하였다. 무선 통신과 실시간 오디오 스트리밍에 사용하는 GDM1202 프로세서에 제안한 방법을 구현하여 측정한 결과, 압축으로 얻어진 스크래치 패드의 영역에 코드와 데이터를 추가하여 할당함으로써 13.3% 에너지 절감을 얻을 수 있었으며, 기존의 방법과 동등한 프로그램 수행 성능을 나타냈다.

• 반도체디스플레이기술학회지
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• 제22권4호
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• pp.81-86
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• 2023

Recently, demand for embedded systems requiring low power and high specifications has been increasing, and RISC-V processors are being widely applied. RISC-V, a RISC-based open instruction set architecture (ISA), has been developed and researched by UC Berkeley and other researchers since 2010. RV32I ISA is sufficient to support integer operations such as addition and subtraction instructions, but M-extension should be defined for multiplication and division instructions. This paper proposes an RV32I, RV32IM processor, and indicates benchmark performance scores compared to an existing processor. Additionally, A non-stalling method was proposed to support a 2-stage pipelined DSP multiplier to the 5-stage pipelined RV32IM processor. Proposed RV32I and RV32IM processors satisfied a maximum operating frequency of 50 MHz on Artix-7 FPGA. The performance of the proposed processors was verified using benchmark programs from Dhrystone and Coremark. As a result, the Coremark benchmark results of the proposed processor showed that it outperformed the existing RV32IM processor by 23.91%.

• 대한임베디드공학회논문지
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• 제6권2호
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• pp.100-107
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• 2011

As the use of mobile multimedia devices is increasing in the recent year, the needs for high-performance multimedia processors are increasing. In this regard, we propose a SIMD (Single Instruction Multiple Data) based parallel processor that supports high-performance multimedia applications with low energy consumption. The proposed parallel processor consists of 16 processing elements(PEs) and operates on a 3-stage pipelining. Experimental results for the JPEG encoding algorithm indicate that the proposed parallel processor outperforms conventional parallel processors in terms of performance and energy efficiency. In addition, the proposed parallel processor architecture was developed and verified with verilog HDL and a FPGA prototype system.

• 한국통신학회논문지
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• 제22권3호
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• pp.444-453
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• 1997

This paper presents the prototype design of hardware/software cosynthesis system for pipelined application-specific instruction processors. Taking application programs in VHDL as inputs, the proposed system generates a pipelined instruction-set processor and the instruction sequences running on the generated machine. The design space of datapath and controller is defined by the architectural templates embedded in the system. Generating the intyermediate code adequate for parallelism analysis and extraction, the system converts it into assembly codes. Experimental results show the effectiveness of the proposed system.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2009년도 정보 및 제어 심포지움 논문집
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• pp.281-283
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• 2009

Forming Community is important to manage and provide the service in Ubiquitous Environments including embedded tiny computers. Community Computing is that members constitute the community and cooperate. A mutual exclusion problem occurs when many processors try to use one resource and race condition happens. In the expanded concept, a group mutual exclusion problem is that processors in the same group can share the resource but processors in different groups cannot share. As mutual exclusion problems might be in community computing environments, we propose algorithm which improves the execution speed using RMS (resource management service). In this paper describes proposed algorithm and proves its performance by experiments, comparing proposed algorithm with previous method using quorum-based algorithm.