• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.75-80
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• 2013

전자패키징 기술의 발전에 따라 패키지의 소형화는 집적화에 따른 열 소산 면적 감소로 인하여 패키지의 온도 상승을 초래한다. 온도 상승은 소자의 성능을 저해하여, 시스템 고장을 발생을 유발시키며 수명을 단축시킨다. 본 연구에서는 마이크로 패턴과 세미 임베디드 구조를 결합하여 열 소산을 극대화 시킬 수 있는 새로운 구조를 제안하여 열특성을 평가하였다. 제안 구조의 열특성 평가 결과, 기존 구조에 비하여 최대 온도는 $20^{\circ}C$낮았으며, 범프의 최대 응력은 20%이상 감소하여 제안 구조의 유효성을 확인하였다.

• 마이크로전자및패키징학회지
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• 제30권1호
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• pp.30-41
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• 2023

고성능 전자제품의 수요가 증가함에 따라 이를 구현하기 위한 고성능 반도체의 수요도 증가하고 있다. 그러나 성능이 높아지고 운용환경이 다양해질수록 전자패키지의 신뢰성이 회로 전체의 성능과 신뢰성에 병목이 되고 있는 상황이다. 이에 전자패키지에 대한 결함검출 및 진단 기술이 주목받고 있는데, IEEE 이종집적화 로드맵에서는 신뢰성 물리 및 인공지능 기술을 융합한 디지털트윈 전략을 제시하고 있다. 따라서 본 논문에서는 시그널 기반의 전자패키지 결함검출 및 진단 기술을 리뷰하고, 인공지능을 접목한 연구사례를 분석하고자 한다. 더불어 이러한 인공지능 응용 연구의 동향과 전망을 함께 제시한다.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.5-8
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• 2009

In this paper, a high-quality low-temperature co-fired ceramic (LTCC) solenoid inductor using a solder ball and an air cavity on a silicon wafer for three-dimensional (3-D) system-in-package (SiP) is proposed. The LTCC multi-layer solenoid inductor is attached using Ag paste and solder ball on a silicon wafer with the air cavity structure. The air cavity is formed on a silicon wafer through an anisotropic wet-etching technology and is able to isolate the LTCC dielectric loss which is equivalent to a low k material effect. The electrical coupling between the metal layer and the LTCC dielectric layer is decreased by adopting the air cavity. The LTCC solenoid inductor using the solder ball and the air cavity on silicon wafer has an improved Q factor and self-resonant frequency (SRF) by reducing the LTCC dielectric resistance and parasitic capacitance. Also, 3-D device stacking technologies provide an effective path to the miniaturization of electronic systems.

• 마이크로전자및패키징학회지
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• 제15권1호
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• pp.19-25
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• 2008

본 논문에서는 2.4GHz의 무선랜 대역에 사용하고 LTCC 다층 기술이 적용된 Front-end Module를 제작하였다. 제안된 FEM은 전력증폭기 IC, 스위치 IC와 LTCC 모듈로 구성하였다. LTCC 모듈은 송신단은 출력 매칭회로(matching circuit)와 저역통과필터, 수신단은 대역통과필터로 구성하였다. 출력 매칭회로를 LTCC에서 구현하기 위해 PCB에서 구현한 출력 매칭회로의 매칭 파라미터를 이용하였다. LTCC 기판의 특성은 유전율 9.0이다. 기판은 각 층의 두께가 30um인 그린시트를 총 26장을 사용하였다. 패턴용 도체는 Ag 페이스트를 사용하였다. 모듈의 크기는 $4.5mm{\times}3.2mm{\times}1.4mm$이다. 제작된 FEM은 21dB의 이득과 -31dBc(1st side lobe)와 -594Bc(2nd side lobe)의 ACPR, 그리고 23dBm의 P1dB 특성을 가짐을 확인하였다.

• 마이크로전자및패키징학회지
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• 제7권1호
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• pp.61-73
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• 2000

In traditional electronic packages the die and the substrate are interconnected with fine wire. Wire bonding technology is limited to bond pads around the peripheral of the die. As the demand for I/O increases, there will be limitations with wire bonding technology.

• 마이크로전자및패키징학회지
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• 제23권2호
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• pp.19-28
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• 2016

This paper presents an overview of selected advanced measurement technologies for the mechanical properties of polymers used for flexible and stretchable electronic packaging. Over the years, a variety of flexible and stretchable electronics have been developed due to their potential applications for next generation IT industry. To achieve more flexible and wearable devices for practical applications, the usage of polymeric components has been increased significantly. Therefore, accurate measurement of mechanical properties of the polymers is necessary in order to design mechanically reliable devices. However, the measurement has been challenging due to the soft nature and thin applications of polymers. Here, we describe novel measurement technologies of mechanical properties of polymers for flexible and stretchable electronics.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.212-212
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• 2008

에폭시 수지는 화학적 열적 안정성과 절기 절연성 및 기계적 특성 등 여러 가지 우수한 특성에도 불구하고 난연성은 그 단독으로 만족시킬 수 없기 때문에 난연제를 첨가함으로써 난연효과를 얻어왔다. 기존에 할로겐 화합물인 브롬계 난연제는 우수한 난연효과에도 불구하고 연소시 유해물질이 발생되어진다. 그리하여 인계 난연제를 첨가하는 것이 고분자 시스템에 난연성을 부여하는 효과적인 수단으로 대두되어지고 있다. 이 실험에서는 인계 난연제와 브롬계 난연제를 10, 20, 30, 40wt% 첨가하여 epoxy composite 제작하였다. 제작된 epoxy composite를 UL-94V 방법으로 난연성 평가하여 브롬계 난연제 20wt%에서 V-0를 획득할 수 있었으나 인계난연제 40wt%에서도 V-0를 만족할 수 없었다. 난연제 함량에 따른 Dielelctric constant 및 loss는 브롬계 난연제를 첨가시 감소하였고, 인계난연제의 경우 증가하였다.

• 마이크로전자및패키징학회지
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• 제8권2호
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• pp.43-48
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• 2001

Economical consumption of energy, longer life of lamps, higher lighting comfort and new aesthetic of illumination is subject of numerous research and development works. The halogen lamps are an example of positive solution some of above mentioned problems. The electronic transformers are more frequent used for their supply. In comparison with conventional transformers they have less weight, less volume and 60% less power losses. Their advantages are particular visible, when the hybrid technique is applied. The paper presents the results of engineering research and development works carried out in Private Institute of Electronic Engineering, in R. & D. Center for Hybrid Microelectronics and Resistors and in Technical School of Communications in Krakow, in the field of the design and exploitation tests of hybrid converters 220V AC /12V DC (electronic transformers) and electronic ballasts destined for the supply of halogen lamps 20W to 150W and fluorescent lamps respectively. To perform the converters, thick film technology and surface mount technology were used. For the protection of converter electronic circuit the thick film temperature sensor and transistors were applied. Moreover the paper presents the base application circuits of elaborated converters, their technical parameters and exploitation results. The development perspectives of such domain of hybrid circuits are also discussed.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 2nd Korea-Japan Advanceed Semiconductor Packaging Technology Seminar
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• pp.7-38
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• 2000

Performance, reliability, form factor drive flip chip use. BGAs and CSPs will provide stepping stone to FC DCA .Growing vendor infrastructure - Low cost, high density organic substrates -New generations of fluxes and underfills .Adhesives flip chip technology as a low cost flip chip alternatives -Low cost Au stud or Electroless Ni bumps -Reliable thermal cycling and electrical performance.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 3rd Korea-Japan Advanced Semiconductor Packaging Technology Seminar
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• pp.51-69
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• 2001

Japan Jisso Technology Roadmap 2001 (JJTR2001) was published by JEITA in April 2001. Future electronic products request further higher assembly technology (ex. Finer pitch packages & components, 3D assembly, etc.) to reduce size and improve performance of the electric products. For LSI Packages, finer ball pitch technology and finer chip connection technology will be developed. For electric components, further size reduction will be developed. For Jisso (assembly) machine, finer pitch assembly and short tact time technology will be developed. Mr. Utsunomiya will present PCB roadmap next.