• 한국정밀공학회지
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• 제31권10호
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• pp.865-871
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• 2014

Paradigm shift to 3-D chip stacking in electronic packaging has induced a lot of integration challenges due to the reduction in wafer thickness and pitch size. This study presents a hybrid bonding technology by self-alignment effect in order to improve the flip chip bonding accuracy with ultra-thin wafer. Optimization of Cu pillar bump formation and evaluation of various factors on self-alignment effect was performed. As a result, highly-improved bonding accuracy of thin wafer with a $50{\mu}m$ of thickness was achieved without solder bridging or bump misalignment by applying reflow process after thermo-compression bonding process. Reflow process caused the inherently-misaligned micro-bump to be aligned due to the interface tension between Si die and solder bump. Control of solder bump volume with respect to the chip dimension was the critical factor for self-alignment effect. This study indicated that bump design for 3D packaging could be tuned for the improvement of micro-bonding quality.

• Journal of Welding and Joining
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• 제30권3호
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• pp.21-25
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• 2012

• 마이크로전자및패키징학회지
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• 제11권3호
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• pp.55-62
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• 2004

여러 가지 온도와 습도에 따라 Sn의 표면에 형성되는 산화물을 전기화학적 환원방법을 이용해 분석하였다. 전기화학적 방법을 이용하여 금속표면에 형성된 산화물을 환원시킬 때 나타나는 환원전위와 소모된 전하량을 측정하여 표면 산화물의 종류와 양을 정량적으로 분석하였다 우선 전기화학적 환원 방법이 금속 표면 산화물의 분석에 적합한지 알아보기 위해 여러 가지 산화물 분말의 환원 전위와 수소 발생 전위를 측정하였고, 분석을 위한 최적의 전류밀도 값을 구하였다. Sn 표면에 생성된 산화물을 분석한 결과 $85^{\circ}C$의 건조한 환경에서 보다 T/H (Temperature/Humidity, $85^{\circ}C$/$85\%$상대습도)조건에서 SnO가 더 빠르게 성장하였다. 또한 T/H 조건에서 하루가 지난 이후부터는 Sn의 표면 최상층에 매우 얇은 (<10 ${\AA}$) $SnO_2$ 가 형성되어 있는 것을 확인하였다. $150^{\circ}C$에서는 SnO와 $SnO_2$가 같이 존재하는 것을 확인하였다. 또한 XPS와 AES 표면분석을 통하여 환원 실험 결과를 뒷받침하였다.

• 마이크로전자및패키징학회지
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• 제15권1호
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• pp.33-37
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• 2008

Kirkendall void는 전해도금 Cu/Sn-Ag 솔더 접합부에서 형성되었으며 Cu 도금욕에 함유되는 첨가제에 의존한다. 첨가제로 사용된 SPS의 함량의 증가와 함께 $150^{\circ}C$에서 열처리 후 많은 양의 Kirkendall void가 $Cu/Cu_3Sn$ 계면에 존재하였다. AES 분석은 void 표면에 S가 편석되어 있음을 보여주었다. $Cu/Cu_3Sn$ 계면을 따라 파괴된 시편에서 Cu, Sn, S peak만 검출되었고 AES 깊이 프로파일에서 S는 급격하게 감소하였다. $Cu/Cu_3Sn$ 계면에서 S 편석은 계면에너지를 낮추고 Kirkendall void 핵생성을 위한 에너지장벽을 감소시킨다. 낙하충격시험은 SPS를 사용하여 도금된 Cu의 경우 Kirkendall void가 형성된 $Cu/Cu_3Sn$ 계면에서 파괴가 진행되고 급격하게 신뢰성이 감소됨을 보였다.

• 마이크로전자및패키징학회지
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• 제8권4호
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• pp.25-33
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• 2001

Bi(0, 2.5, 4.8, 7.5, 10 wt%)가 첨가된 Sn-3.5Ag-xBi 합금을 주조 및 압연을 거쳐 준비하였다. 그 후, dog-bone형상의 시편의 안정한 미세 조직을 위해 열처리를 거친 후, 일정하중에 크리프 실험을 수행하였다. 2.5%Bi 첨가 합금의 경우, 크리프 저항성이 가장 우수하였으며, Bi가 더 첨가됨에 따라 크리프 저항성은 감소하였다. 합금의 응력 지수는 전형전인 전위 크리프에 의한 4를 나타내었으며, 10%Bi 시편의 경우, 입계 미끄러짐에 의한 2를 나타내었다. 0%Bi 합금의 경우, 연성 파괴 양상을 보인 반면, Bi 첨가 합금의 경우, 약간의 단면적 감소를 보이는 취성 파괴 양상을 보여주었다. 파단 시편의 미세 조직 관찰 결과, 응력축에 수직한 방향으로 기공이 관찰되었으며, 상당량의 입계 미끄러짐이 관찰되었다.

• ETRI Journal
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• 제36권4호
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• pp.617-624
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• 2014

Through-silicon via (TSV) technology provides much of the benefits seen in advanced packaging, such as three-dimensional integrated circuits and 3D packaging, with shorter interconnection paths for homo- and heterogeneous device integration. In TSV, a destructive cross-sectional analysis of an image from a scanning electron microscope is the most frequently used method for quality control purposes. We propose a quantitative evaluation method for TSV etch profiles whereby we consider sidewall angle, curvature profile, undercut, and scallop. A weighted sum of the four evaluated parameters, nominally total score (TS), is suggested for the numerical evaluation of an individual TSV profile. Uniformity, defined by the ratio of the standard deviation and average of the parameters that comprise TS, is suggested for the evaluation of wafer-to-wafer variation in volume manufacturing.

• 마이크로전자및패키징학회지
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• 제16권1호
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• pp.27-31
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• 2009

본 논문에서는 웨이퍼 레벨 기술을 이용한 CIS용 폴리머 접합 기술을 연구하고 접합 후의 warpage 분석과 개별 패키지의 신뢰성 테스트를 수행하였다. 균일한 접합 높이를 유지하기 위하여 glass 웨이퍼 상에 dam을 형성하고 접합용 폴리머 층을 patterning하여 Si과 glass 웨이퍼의 접합 테스트를 수행하였다. Si 웨이퍼의 접합온도, 접합 압력 그리고 접합 층이 낮을수록 warpage 결과가 감소하였으며 접합시간과 승온 시간이 짧을수록 warpage 결과가 증가하는 것을 확인하였다. 접합 된 웨이퍼를 dicing 하여 각 개별 칩 단위로 TC, HTC, Humidity soak의 신뢰성 테스트를 수행하였으며 warpage 결과가 패키지의 신뢰성 결과에 미치는 영향은 미비한 것으로 확인되었다.

• 마이크로전자및패키징학회지
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• 제28권1호
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• pp.1-12
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• 2021

본 논문에서는 레이저 유도에 의한 그래핀 합성 기술 및 이를 이용한 전기/전자 소자 제조 기술과 다양한 소자 제조 기술을 검토하였다. 최근까지 개발되고 있는 3차원 그래핀 구조 활용으로 설계된 마이크로/나노 패턴화는 효율적인 제조공정으로 인하여 많은 각광을 받고 있으며, 차세대 기판 소재로의 응용까지 다양하게 개발되고 있다. 산업에서 요구하는 실제적인 적용 연구의 예들은, 레이저의 파장대역 선택, 출력 조정 및 광 간섭 기술 응용 등의 점진적인 해결방안 논의를 통해 큰 발전 가능성을 보여주고 있다. 기존의 그래핀의 전기/전자 소자 장치로의 응용 확장성은 이미 검증된 바 있으며, 새로운 합성 방식 및 기판 적용 기술은 마이크로 패키징 기술과의 통합 운용으로, 바이오센서, 슈퍼커패시터, 다공성 전기화학 센서 등 응용분야가 매우 다양하다. 본 논문에서 소개하는 레이저 기반 그래핀 가공 기술은 가까운 미래에 휴대형 소형 전자기기 및 전자 소자에 쉽게 적용 가능하리라 사료된다.

• 한국소성가공학회:학술대회논문집
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• 한국소성가공학회 2003년도 추계학술대회논문집
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• pp.101-106
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• 2003

Recent electronic equipment becomes smaller, more functional, and more complex. According to these trends, LTCC(low temperature co-fired ceramic) has been emerged as a promising technology in packaging industry. It consists of multi-layer ceramic sheet, and the circuit has 3D structure. In this technology via hole formation plays an important role because it provides an electric path for the packaging interconnection network. Therefore via hole quality is very important for ensuring performance of LTCC product. Via holes are formed on the green sheet that consists of ceramic(before sintering) layer and PET(polyethylene Terephthalate) one. In this paper we found the correlation between hole quality and process condition such as ceramic thickness, and tool size. The shear behavior of double layer sheet by micro hole punching which is different from that of single layer one was also discussed.

• 한국표면공학회지
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• 제32권3호
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• pp.289-296
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• 1999

The integration of the LSI has been greatly improved and the circuit patters on the LSI are becoming finer line and pitch. The high-density electronic packaging technology is improved. In order to realize the high-density packaging technology, the density of the circuit wiring of the printed circuit boards have also been more dense. The build-up process multilayer printed circuit board technology have a lot of vias, possibilities of the finer conductor wirings and have a freedom of capabilities of wiring design. The build-up process printed circuit boards have the wiring rules which are the pattern width: $100-20\mu\textrm{m}$, the via hole diameter: $100-50\mu\textrm{m}$. There three kinds of build-up processes as far materials and hole drilling. In this paper, the recent technology trends of the build-up printed circuit board technologies are described.