• 방송공학회논문지
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• 제16권3호
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• pp.403-415
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• 2011

본 논문에서는 고속으로 디지털 홀로그램을 생성할 수 있는 하드웨어구조를 제안하였다. 수정된 컴퓨터 생성 홀로그램(computer-generated hologram, CGH) 알고리즘을 이용하고, 기존의 한 화소에 대한 홀로그램 전체 화소를 연산하는 방법이 아니라 객체 전체 화소에서 홀로그램의 한 화소씩 연산하는 방법을 선택하여 홀로그램 한 화소씩 계산하고 바로 출력 하여 메모리 병목 현상을 제거하기 위한 파이프라인 기반의 하드웨어 구조를 제안하였다. CGH 알고리즘을 바탕으로 입력부, 연산부, 및 정규화부로 구성된 디지털 홀로그램 생성기의 구조를 제안하였고, 이를 효율적인 하드웨어로 구현하였다. 객체의 화소만 저장하여 반복 사용하기 때문에 메모리의 사용량을 줄일 수 있었다. 제안한 하드웨어는 세로 방향으로 확장을 하여 동작을 병렬화시킬 수 있다. 제안한 하드웨어는 1K의 광원에 대해 HD급 홀로그램을 초당 약 87장을 생성할 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.591-594
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• 2005

This paper describes a design of AES-based CCM Protocol for IEEE 802.11i Wireless LAN Security. The CCMP core is designed with 128-bit data path and iterative structyre which uses 1 clock cycle per round operation. To maximize its performance, two AES cores are used, one is for counter mode for data confidentiality and the other is for CBC(Cipher Block Chaining) mode for authentication and data integrity. The S-box that requires the largest hardware in AES core is implemented using composite field arithmetic, and the gate count is reduced by about 23% compared with conventional LUT-based design. The CCMP core designed in Verilog-HDL has 35,013 gates, and the estimated throughput is about 768Mbps at 66-MHz clock frequency.

• 산업기술연구
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• 제26권B호
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• pp.243-248
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• 2006

The purpose of this study is to design a body-fat measurable electronic scale which can measure body impedance and weight. The hardware configuration of this system for the body-fat measurement includes a sinewave constant current generator, a analog switch circuit and a microprocessor with peripheral interface as well as electronic scale circuit. And the dedicated software is also designed for calculating body fat and body composition analysis from the result of the measurement.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.353-356
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• 2002

In this paper, we design an efficient, scalable one-dimensional discrete wavelet transform (1DDWT) filter using data reorder unit (DRU). At each level, the required hardware is optimized by sharing multipliers and adders because the input rate is reduced by a factor of two at each level due to decimation. The proposed architecture shows 100% hardware utilization by balancing hardware with input rate. Furthermore, sharing the coefficients of the highpass and the lowpass filters using the mirror filter property reduces the number of multipliers and adders by half. We designed a scalable DRU that efficiently reorders and feeds inputs to highpass and lowpass filters. The proposed DRU-based architecture is so regular and scalable that it can be easily extended to an arbitrary 1D DWT structure with M taps and J levels. Compared to other architectures, the proposed DWT filter shows efficiency in performance with relatively less hardware.

• 전자공학회논문지CI
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• 제43권3호
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• pp.76-81
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• 2006

최근 멀티미디어 통신 시스템에서 유한체는 암호화 알고리즘에 적용되어지고 있으며. 특히 타원곡선 알고리즘 및 리드 솔로몬 등의 에러정정 코드는 유한체 상에서 정의 되어진다. 또한 많은 응용분야에서 유한체 연산의 실시간 처리를 요하므로 유한체 연산을 위한 전용 하드웨어 설계가 필요하게 되었고 이에 대한 많은 연구가 수행되어지고 있다. 본 논문에서는 합성체(Composite Field)를 이용하여 GF($2^8$)의 유한체의 역원을 계산할 수 있는 알고리즘을 제시하고 이를 하드웨어로 구현하여 현재 사용되어 있는 'Itoh and Tsujii' 하드웨어 구조와 면적 및 계산 속도의 성능을 비교 하였다. 또한 AES의 SubBytes 블록에 이를 삽입하여 FPGA 에뮬레이터 보드 상에서 구현하여 성능평가를 통하여 제시된 알고리즘의 우수성을 확인하였다.

• 전자공학회논문지
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• 제50권1호
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• pp.157-165
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• 2013

본 논문에서는 리프팅 기반 일차원 (9,7) 이산 웨이블렛 변환(Discrete Wavelet Transform, DWT) 필터에 대한 효율적인 디지트 시리얼 VLSI 구조를 제안하였다. 제안한 구조는 연산을 디지트 단위로 처리하여 하드웨어 자원 소모량을 줄이고 승산기를 단순한 쉬프트와 덧셈 연산으로 대체하여 하드웨어를 최소화하였다. 적절한 데이터 비트할당을 위하여 PSNR을 분석하였고 이에 따라 입 출력 및 내부 데이터에 대한 비트를 정하였다. recursive folding 방식의 스케줄링을 적용할 때에 피드백에 의한 데이터 레이턴시로 인한 성능저하가 되지 않도록 설계하였다. 제안된 구조는 디지트 시리얼 구조를 통해 적은 하드웨어 자원을 사용하면서 100% 하드웨어 효율을 유지할 수 있도록 설계함으로써 하드웨어 비용과 성능을 동시에 고려하였다. 제안된 구조는 VerilogHDL로 모델링 하여 검증하였고 Synopsys사의 Design Compiler로 동부하이텍 0.18um 표준 셀 라이브러리를 사용하여 합성하였으며 2 input NAND 게이트 기준 3,770개의 게이트 수와 최대 동작주파수 330MHz의 결과를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.229-232
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• 2012

본 논문에서는 Improved Normalized Min-Sum(INMS) 복호 알고리듬을 적용한 LDPC 복호기의 복호성능 및 복호 수렴속도를 고정소수점 Matlab 모델링과 시뮬레이션을 통해 분석한 후, Verilog-HDL로 하드웨어를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)을 지원한다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(Decoding Function Unit)를 적용하여 면적을 최소화하였다. 기존의 DFU에 적용된 min-sum 복호 알고리듬 보다 복호성능이 좋은 INMS 복호 알고리듬을 적용함으로써 LLR 비트 수를 1-비트 감소시켜 하드웨어를 최적화시켰다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제5권3호
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• pp.206-215
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• 2005

In this paper, we propose a new design method of Genetic Algorithm Processor(GAP) and Evolvable Hardware(EHW). All sorts of creature evolve its structure or shape in order to adapt itself to environments. Evolutionary Computation based on the process of natural selection not only searches the quasi-optimal solution through the evolution process, but also changes the structure to get best results. On the other hand, Genetic Algorithm(GA) is good fur finding solutions of complex optimization problems. However, it has a major drawback, which is its slow execution speed when is implemented in software of a conventional computer. Parallel processing has been one approach to overcome the speed problem of GA. In a point of view of GA, long bit string length caused the system of GA to spend much time that clear up the problem. Evolvable Hardware refers to the automation of electronic circuit design through artificial evolution, and is currently increased with the interested topic in a research domain and an engineering methodology. The studies of EHW generally use the XC6200 of Xilinx. The structure of XC6200 can configure with gate unit. Each unit has connected up, down, right and left cell. But the products can't use because had sterilized. So this paper uses Vertex-E (XCV2000E). The cell of FPGA is made up of Configuration Logic Block (CLB) and can't reconfigure with gate unit. This paper uses Vertex-E is composed of the component as cell of XC6200 cell in VertexE

• 한국통신학회논문지
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• 제39C권11호
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• pp.1094-1103
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• 2014

본 논문에서는 항공전자 아키텍처 발전 동향을 조사하고 최신 항공전자 아키텍처 주요 특징을 파악한다. 이를 토대로 향후 국내 항공기 항공전자 성능개량과 미래 항공기 개발에 적용할 수 있는 통합 모듈형 항공전자(IMA: Integrated Modular Avionics) 시스템 아키텍처를 IMA Core 시스템 중심으로 제안한다. 제안된 아키텍처 시스템의 구현 가능성을 판단하기 위해 공통하드웨어 모듈과 IMA 소프트웨어를 적용한 IMA Core 시스템 프로토타입(Prototype)을 개발하였다. 본 프로토타입 개발을 통해 IMA 시스템 제작 시, 공통하드웨어 모듈을 적용하면 기존방식에 비해 시간과 비용을 줄이고 시스템 구성 하드웨어 모듈의 종류를 감소시켜 성능개량 및 정비성 향상에 기여함을 확인하였다. 또한, IMA 소프트웨어에서 제공하는 통합처리 기능을 사용할 경우, 여러 항공전자 소프트웨어 기능을 단일 프로세싱 모듈에서 처리함으로써 필요 하드웨어 수를 감소시키고 시스템 무게, 부피, 전력소모를 감소시킬 수 있음을 확인하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.901-906
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• 2018

영상을 출력하는 디스플레이 기술의 발달로 인하여 영상의 해상도와 품질이 나날이 증가하고 있다. 이러한 디스플레이 기술의 발달에 맞추어, 기존의 영상들을 더 높은 해상도와 품질로 변환하여 디스플레이 할 수 있는 기술에 대한 연구가 활발하게 이루어지고 있다. 이러한 연구 결과는 이미지 신호 처리 장치에 포함되기 때문에 하드웨어 구현이 필수적으로 요구된다. 본 논문에서는, 영상의 휘도 분포를 이용한 LDR(Low Dynamic Range) 영상의 실시간 HDR(High Dynamic Range) 변환 하드웨어 구현을 제안한다. 제안하는 방법은 휘도 분포의 히스토그램을 이용하여 영상의 특징을 추출하고, 이를 바탕으로 하여 휘도와 색상을 확장한다. 또한, 제안한 알고리즘을 하드웨어 IP(Intellectual Property)로 설계하여 그 성능을 검증하였을 때, 최대 동작 주파수 265.46MHz로 4K DCI(Digital Cinema Image) 영상에 대하여 30fps로 동작하여 4K 표준에 대응할 수 있음을 확인하였다.