• 반도체디스플레이기술학회지
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• 제19권4호
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• pp.18-21
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• 2020

Undetected wafer slip during the lift pin-down motion in semiconductor equipment may affect the center to edge variation, wafer warpage, and pattern misalignment in plasma equipment. Direct measuring of the amount of wafer slip inside the plasma process chamber is not feasible because of the hardware space limitation inside the plasma chamber. In this paper, we demonstrated a practice for the wafer lift pin-up and down motions with respect to the gear ratio, operating voltage, and pulse width modulation to maintain accurate wafer position using remote control linear servo motor with an experimentally designed chamber mockup. We noticed that the pin moving velocity and gear ratio are the most influencing parameters to be control, and the step-wised position control algorithm showed the most suitable for the reduction of wafer slip.

• Smart Structures and Systems
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• 제29권6호
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• pp.791-797
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• 2022

A complex system is comprised of numerous entities containing physical components, devices and hardware, events or phenomena, and subsystems, there are intricate interactions among these entities. To reasonably identify the critical fault propagation paths, a system fault propagation model is essential based on the system failure mechanism and failure data. To establish an appropriate mathematical model for the complex system, these entities and their complicated relations must be represented objectively and reasonably based on the structure. Taking a command and control system as an example, this paper proposes a hierarchical fault propagation analysis method, analyzes and determines the edge betweenness ranking model and the importance degree of each sub-system.

• 한국멀티미디어학회논문지
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• 제24권12호
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• pp.1606-1613
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• 2021

Recently various attempts to control hardware through integration of sensors and artificial intelligence have been made. This paper proposes a smart hazardous sound detection at home. Previous sound recognition methods have problems due to the processing of background sounds and the low recognition accuracy of high-frequency sounds. To get around these problems, a new MFCC(Mel-Frequency Cepstral Coefficient) algorithm using Wiener filter, modified filterbank is proposed. Experiments for comparing the performance of the proposed method and the original MFCC were conducted. For the classification of feature vectors extracted using the proposed MFCC, DNN(Deep Neural Network) was used. Experimental results showed the superiority of the modified MFCC in comparison to the conventional MFCC in terms of 1% higher training accuracy and 6.6% higher recognition rate.

• International Journal of Control, Automation, and Systems
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• 제1권3호
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• pp.339-350
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• 2003

In this paper, we propose a simultaneous multithreading (SMT) architecture that improves instruction throughput by exploiting instruction level parallelism (ILP) and thread level parallelism (TLP). The proposed architecture issues and completes instructions belonging to the same thread in exact program order. The issue and completion policy greatly reduces the design complexity and hardware cost of our architecture, compared with others that employ out-of-order issue and completion. On the other hand, when the instructions belong to different threads, the issue and completion orders for those instructions may not necessarily be identical to the fetch order. The processor issues instructions simultaneously from multiple threads to functional units by exploiting ILP and TLP, and by dynamic resource sharing. That parallel execution notably improves performance and resource utilization with minimal additional hardware cost over the conventional superscalar processors. This paper proposes an SMT architecture with grouping as well as one without grouping. Without grouping, all threads dynamically and flexibly share most resources. On the other hand, in the SMT architecture with grouping, in which resources and threads are divided into several groups for design simplification, resources are shared only among threads belonging to the same group as those resources. Simulation results show that our processors with four and eight threads improve performance by three or more times over the conventional superscalar processor with comparable execution resources and policies, and that reasonable grouping reduces the design complexity of SMT processors with little negative effect on performance.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.27-34
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• 2012

본 논문에서 H.264표준을 위해 2차원 $8{\times}8$ 순방향/역방향 정수 DCT 변환을 빠르고 효율적으로 계산할 수 있는 알고리즘을 제안한다. 순방향/역방향 변환은 간단한 시프트와 덧셈 동작을 사용하여 계산 복잡도를 줄였으며, DCT 연산에 메모리를 사용하지 않으므로 해서 불필요한 자원소모를 줄였다. 제안된 파이프라인 아키텍처의 최대 동작 주파수는 1.184GHz이며, 합성결과는 44864 게이트가 사용되어 25.27Gpixels/sec의 스루풋을 보여준다. 면적 비율에 비해 높은 스루풋으로 인해, 제안된 설계는 H.264/AVC 고해상도 비디오기술의 실시간 처리에 효율적으로 사용할 수 있다.

• 한국정보통신학회논문지
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• 제19권4호
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• pp.940-947
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• 2015

본 논문에서는 기존의 터치 센서방법과 초음파나 레이저를 사용하는 방법이 아닌 디스플레이에 프린트된 매트릭스 패턴 영상을 이용하여 위치 정보를 추출하는 시스템의 패턴 영상의 특징점을 찾고 관심 영역의 영상을 추출하는 방법을 제안하였다. 제안하는 방법은 패턴 영상의 조도값과 패턴의 특징을 이용하여 촬영된 영상의 회전된 각도와 신뢰성 있는 특징점을 찾고 관심영역을 추출한다. 성공적인 관심 영역 추출을 위해서 다양한 각도에서 판서된 패턴영상을 이용하여 위치 관심영역 추출을 테스트하였고 성공적으로 관심영역을 추출하는 것을 확인하였다. 제안한 알고리즘은 OpenCV와 Window 프로그램을 사용하여 소프트웨어적으로 검증하고, 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx FPGA(xc6vlx760) 보드를 이용하여 검증하였다.

• 전자공학회논문지
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• 제51권9호
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• pp.103-108
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• 2014

클라우드 컴퓨팅 서비스 환경에서 가상화 기술은 클라우드 컴퓨팅을 위한 필수 요소로 자리잡고 있다. 가상화는 한정된 물리 자원을 공유하므로 가상 머신에 대한 자원 할당 관리는 중요하다. 일련의 작업은 하이퍼바이저에 존재하는 스케줄러에 의해 이루어지는데 특정 가상 머신에 I/O 요청이 집중되는 경우, 기존의 스케줄러는 이에 대한 처리가 미흡하다. 이는 특히, 가상 머신 상에서 소프트웨어 로드 밸런서를 구동시킬 때 두드러진다. 본 논문에서는, 이를 해결하기 위해 가상화 환경에서 동작하는 소프트웨어 로드 밸런서의 성능을 향상시킬 수 있는 구조를 제안한다. 가용 유휴 자원이 존재할 경우, 스케줄러와 소프트웨어 로드 밸런서 간의 통신을 통해 멀티 프로세스로 동작함으로써 유휴 자원을 활용할 수 있도록 한다. 이를 통해 가상 머신에서 할당하는 자원 변경에 의한 오버 헤드 없이 로드 밸런서의 성능을 향상시킬 수 있음을 보인다.

• 한국지능시스템학회논문지
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• 제15권6호
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• pp.673-681
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• 2005

원자력 발전소는 안정성 및 신뢰성 확보가 가장 중요하므로 고장의 감지 및 진단 시스템의 개발은 원전 자체가 구축하고 있: 다중의 하드웨어 중첩도(hardware redundancy)에도 불구하고 가장 중요한 문제로 취급되고 있다. 본 논문에서는 원저 PWR 증기발생기에서 발생한 고장을 진단하기 위한 알고리듬의 개발을 위해 시스템에서 발생한 고장을 감지하고 분류할 수 있는 ART2 시경회로망 기반 고장진단방법을 제안한다. 고장진단시스템은 발생한 고장을 감지하기 위한 고장감지부, 변화된 시스템파라미터를 추정하기 위한 파라미터 추정부 및 발생한 고장의 종류를 알아내기 위한 고장분류부로 구성된다. 고장분류부는 여러 경계인수를 갖는 ART2(adaptive resonance theory 2) 신경회로망을 이용한 고장분류기로 구성된다. 제안한 고장진단 알고리듬을 증기발생기의 고장진단문제에 적용하여 성능을 확인하였다.

• 대한전자공학회논문지SP
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• 제44권4호통권316호
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• pp.51-59
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• 2007

본 논문에서는 H.264/AVC 엔트로피 부호화기의 베이스라인(Baseline)과 익스텐디드(Extended) 프로파일에서 사용되는 내용 기반 가변 길이 부호화(CAVLC: Context-based Adaptive Variable Length Coding)의 하드웨어 기반 복호화기 구조를 제안한다. 기존에 제안되었던 CAVLC 복호화기 하드웨어 구조는 5단계의 블록으로 설계되어 있고, 각 블록들이 유효비트를 얻기 위해서는 컨트롤러블록과 Accumulator블록을 거쳐 구해진다. 이때 레지듀얼 계수가 많을수록 이 과정을 여러 번 반복하게 되기 때문에 복호화 효율이 떨어진다. 본 논문에서는 이러한 유효비트를 구하는 과정을 줄이기 위해 2가지 방법을 제안한다. 한 가지 방법은 5단계로 이루어져 있던 블록을 4단계의 블록으로 줄이는 것이고 다른 한 가지 방법은 컨트롤러에 의한 덧셈 연산단계를 생략함으로써 블록별 유효비트를 효율적으로 구하는 것이다. 제안된 방법을 적용한 구조에 실험한 결과 하드웨어의 크기는 비슷하면서 하나의 매크로블록을 처리하는데 요구되는 평균 사이클 수가 기존의 방식보다 약 26% 줄었고 0.18um 표준 셀 라이브러리로 합성한 결과 14.2K 게이트를 가졌다.

• 전자공학회논문지CI
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• 제48권1호
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• pp.72-79
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• 2011

다중 코어 프로세서의 보급과 더불어 이를 효율적으로 활용하기 위한 병렬 프로그래밍의 중요성은 나날이 강조되고 있다. 트랜잭셔널 메모리는 병렬 프로그래밍의 핵심적인 요소인 동기화(Synchronization)를 위해 제안된 구조로서 lock을 사용한 동기화로 인해 발생하는 병렬성 저하, deadlock 등의 문제를 극복할 수 있다. 본 논문은 높은 수준의 contention 상황에 따른 효율적인 트랜잭셔널 메모리의 구조에 대한 이론적인 분석을 제시하며 시뮬레이션을 통해 분석의 타당성을 확인한다. 시뮬레이션 환경은 하드웨어 트랜잭셔널 메모리 (Hardware Transactional Memory) 시스템으로 구성되었으며 이론의 검증을 위해 STAMP 벤치마크와 높은 contention을 유발하는 프로그램을 시뮬레이션 하였다. 또한 트랜잭셔널 메모리를 적용한 dining philosopher problem의 모델링을 통해 효율적인 자원 할당 방안에 있어 lazy 데이터 관리 정책이 유리함을 보였다.