• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.2067-2070
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• 2002

In this paper, a VLSI architecture for transform and quantization module, which consists of 2D-DCT, quantization, AC/DC prediction block, scan conversion, inverse quantization and 2D-IDCT, is presented. The architecture of the module is designed to handle a macroblock data within 1064 cycles and suitable for MPEG-4 video codec handling CIF image formats. Only single 1-D DCT/IDCT cores are used for the design instead of 2-D DCT/IDCT, respectively. 1-bit serial distributed arithmetic architecture is adopted for 1-D DCT/IDCT to reduce the hardware area in this architecture. As the result, the maximum utilization of hardware can be achieved, and power consumption can be minimized. The proposed design is operated on 27MHz clock. The experimental results show that the accuracy of DCT and IDCT meet the IEEE specification.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.62-68
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• 2007

디지털 멀티미디어 방송 (DMB)에 사용되는 영상 압축 기법인 H.264는 기존 기법에 비해 매우 높은 압축률을 보이지만 요구되는 하드웨어 크기 및 전력 소모도 기존 기법의 $3{\sim}5$배에 달한다. 따라서 상업적인 디지털 멀티미디어 방송 단말기를 위해서는 하드웨어 크기 및 전력 소모를 크게 줄인 H.264 복호기 SoC가 필수적이다. 본 논문에서는 H.264 복호기 SoC를 구성하는 주요 블록의 저전력 설계 및 구현에 대해 논한다.

• 한국신뢰성학회:학술대회논문집
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• 한국신뢰성학회 2006년도 학술발표대회 논문집
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• pp.3-19
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• 2006

The Status quo of the reliability in China is described in this paper, a reliability surge is now spreading in China, covering the fields such as hardware, software, machinery and electronics. The reliability work in China was firstly conducted by the CEPREI Lab as far as early in the 1950s, and the reliability engineering in China has developed from the reliability of electronic products to that of machinery and non-electronic products, from hardware reliability to software reliability, from the attention to the reliability statistical test to emphasis on the reliability engineering test. Concern of Chinese companies about the reliability is the complete import of reliability engineering, the reliability testing, the software reliability and the reliability of lead-free soldering. Demonstration of reliability cases is given.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.135-138
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• 2005

HDL(Hardware Description Language) is the most important modem tools used to describe hardware, and becomes important as we move to higher levels of abstraction. The HDL has been made brisk use of in analog design, MEMS device[1-2], process related field as well as digital design. The most important characteristics of HDL is Abstraction which is the strongest tool that extend greatly designer's design ability. In this paper by the Modelling Continuum with hierarchical structure of abstraction, we apply UML(Unified Modeling Language) to SoC Design with HDL UML makes an easy and visual description of the various levels of abstraction, and gives designers good flexible modeling capabilty for SoC Design.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• 한국전자거래학회지
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• 제4권2호
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• pp.81-94
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• 1999

This paper shows the architecture of IPS(Intermarket Payment System), an implementation of the electronic payment function for internet-shopping merchant system. Because the original purpose of commerce transaction is the exchange of money for goods or services, it is very important to prepare an exchangeable economic value or method. The electronic payment system is the hardware or software or both to process an electronic payment transaction. It has two type, the broker type and the electronic value type. The broker type means an intermediator between real bank network and internet commerce transaction. The electronic value type means a substitute for money in the real world. This paper shows the architecture and the function to implement the broker type electronic payment system. The system has two parts. One is the mediator part to support multiple payment systems and to offer common access methods for merchant system database. The other is the executor part to implement the payment protocol and to process payment transaction.

• 대한전자공학회논문지SP
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• 제44권1호
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• pp.56-63
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• 2007

색역 사상은 다양한 컬러 디스플레이 장치에서 출력되는 영상의 색재현성을 향상시키기 위한 방법으로 제안되었으며 Digital TV 또는 디스플레이 장치와 같이 고속의 영상 신호 처리가 요구되는 경우 색역 사상 또한 고속 실시간으로 처리하기 위한 방법이 요구된다. 기존의 실시간 색역 사상 방식에 사용되는 육면체 보간에 비해 사면체 보간이 좀 더 간단한 형태의 보간 연산이 가능하다. 본 논문에서는 이러한 사면체 보간 기법의 장점을 활용하여 고속 실시간 색역 사상을 위한 하드웨어 구조를 제안한다. 제안된 하드웨어 구조는 색역 사상의 처리 속도 향상시키고, 하드웨어 비용을 감소시키는 장점이 있다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2380-2388
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• 2015

영상에서 움직임이 있는 객체 영역을 검출하기 위한 이동 객체 검출(moving object detection; MOD) 알고리듬을 EGML(effective Gaussian mixture learning) 기반 배경 차분 방법을 적용하여 하드웨어로 설계하였다. EGML 계산 일부의 근사화를 통해 하드웨어 복잡도를 줄였으며, 파이프라이닝 적용을 통해 동작속도를 개선하였다. Verilog-HDL을 이용하여 하드웨어를 설계하였으며, MATLAB/Simulink와 FPGA가 연동된 FPGA- in-the-loop 환경에서 하드웨어 동작을 검증하였다. 설계된 MOD 프로세서는 XC5VSX95T FPGA 디바이스에서 2,218 슬라이스로 구현되었으며, 102 MHz의 클록 주파수로 동작하여 102 MS/s의 처리율을 갖는 것으로 평가되었다. IEEE CDW-2012 데이터 세트의 12가지 영상에 대해 MOD 프로세서의 성능을 분석한 결과, 평균 recall 값은 0.7631, 평균 precision 값은 0.7778, 그리고 평균 F-measure 값은 0.7535로 각각 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.842-845
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• 2008

본 논문은 RFID 시스템을 이용하여 기숙사 사생의 인적 정보 관리, 출입관리, 식당 이용 관리 등의 기능을 가지는 기숙사 관리 시스템을 제안한다. 제안하는 기숙사 관리 시스템은 RFID 하드웨어 시스템과 미들웨어, 응용프로그램으로 구성된다. RFID 하드웨어 시스템은 근접 거리에 적합한 13.56MHz 대역의 주파수를 사용하고, 미들웨어는 RFID 하드웨어 시스템의 입력 값을 RS-232c 통신방식으로 받아들여 응용프로그램을 전달하며, 응용프로그램은 RFID의 고유한 태그 값을 데이터베이스화하여 처리한다. 제안하는 기숙사 관리 시스템을 설계 제작하여 대덕대학 생활관에 설치하여 실험한 결과 유용성을 확인하였다.

• 전기전자학회논문지
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• 제23권2호
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• pp.388-394
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• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.